基于USB传输及CMOS图像传感器的指纹识别仪的实现

文章摘要： 图20V762M输出时序 VSYNC是垂直场同步信号(也是每帧同步信号，CMOS是按列采集图像的)，其下降沿表示一帧图像的开始，HREF 提供了一种有效的控制方式，当输出像素行列分别处于设定窗口之间时HREF 为有效高电平，此时输出有效的视频数据，PCLK是输出数据同步信号，上升沿输出一个有效的像素Y[7∶M]。 基于CPLD技术的高速数据缓冲区的实现 在由CPLD和SRAM构成的高速数据缓冲区中，CPLD充当了SRAM的控制器，其内部电路实现框图如图3所示： 图3SRAM高速缓冲区控制器的CPLD实现 图3中ram_rd，raM

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        图2　0V762M输出时序

　　VSYNC是垂直场同步信号(也是每帧同步信号，CMOS是按列采集图像的)，其下降沿表示一帧图像的开始，HREF 提供了一种有效的控制方式，当输出像素行列分别处于设定窗口之间时HREF 为有效高电平，此时输出有效的视频数据，PCLK是输出数据同步信号，上升沿输出一个有效的像素Y[7∶M]。 

基于CPLD技术的高速数据缓冲区的实现 

        在由CPLD和SRAM构成的高速数据缓冲区中，CPLD充当了SRAM的控制器，其内部电路实现框图如图3所示： 

        图3　SRAM高速缓冲区控制器的CPLD实现 

        图3中ram_rd，raM_wr为输出到SRAM的读写信号线，raM_data，ram_addr为SRAM的数据地址总线；latch_f为SRAM的读写允许信号，当为高电平时允许对SRAM写操作，为低电平时允许对SRAM读操作；两个8路三态门用于隔离总线，当对SRAM写时，输出cpu_datA为高阻态，当对SRAM读时，将采集数据信号Y [7∶M]隔离；cpu_rds，vsync为开始读写信号，单个正脉冲将SRAM地址置0；cpu_rD作为SRAM快速读脉冲，pclk为SRAM写脉冲；irq为写满标志，用于向上提供中断标志；地址发生器用于产生SRAM地址(IS61C1024有17根地址线)。 

        图4　CPLD实现的仿真波形 

        由图3中逻辑知道，当允许对SRAM写(latch_f=1)且采集的数据有效(href=1)时，pclk脉冲通过地址发生器产生地址(sync单个正脉冲将SRAM地址复位到0)，将采集的数据Y[7∶M]写入SRAM中，当写满(写完一帧的32M像素×288像素)时，irq信号有效，通过中断将latch_f置低允许将SRAM数据读出(cpu_rds单个正脉冲将SRAM地址复位到0)，此后cpu_rD通过地址发生器产生地址将SRAM中数据读出到USB缓冲区。上述逻辑仿真波形如图4 所示(由于数据线和地址线较多，故只取其中部分信号时序，cpu_datA为X 表示其值根据SRAM数据总线上具体值而定)，由图4 可知，CPLD实现了对SRAM的控制，与SRAM一起组成了高速数据缓冲区。 

USB快速批量传输的实现 

USB控制接口芯片AN2131QC特性简介 
        AN2131QC是基于USB1.1协议设计的，支持高速12Mb/s的传输速率，内嵌有增强型8051微控制器、8kB的RAM和一个智能USB内核的收发器，它包含一个I2C总线控制器和3个8位多功能I/O口，有8位数据总线和16位地址总线用于外部RAM扩展。其结构如图5所示。 

        图5　AN2131QC结构简图 

        AN2131QC内部的USB差分收发器连接到USB总线的D+和D-上。串行接口引擎(SIE)对USB总线上串行数据进行编码和译码(即实现USB协议的打包和解包工作)，同时执行错误纠正、位填充及其它USB需要的信号标准，这种机制大大减轻了8051的工作，简化了固件的编程。内核微处理器是一个增强型8051，其指令周期为4 个时钟周期并具有双DPTR指针，同时指令与标准8051兼容。它使用内部RAM存储固件程序和数据，上电后，主机通过USB总线将固件程序和外设特性描述符下载到内部RAM(也可以直接从板上E2PROM上读取)，然后重连接，按照下载的特性描速符进行重枚举，这种设计可以实现软件

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