基于单片机的跳频控制器的设计与实现

文章摘要： （1）数字化的发送信号加到FC的串入并出寄存器，FC把发送数据组织为16bit一组。当二个数据字节准备好时，FC对CPU发信号，CPU读取两个字节，并把它们存入作为FIFO寄存器的RAM部分。FIFO控制器的工作起点与跳频周期（用信号HOP表示）的起点同步。2）FC还包括一个8bit并入串出寄存器。送到收发信机模块去的数据从该寄存器取出。在发送同步序列期间和频率变换期间，从FC的串入并出寄存器来的数据积累在作为FIFO的RAM部分中。 （3）以信号FOUT-STOPPED（频率为18.3kHz）为时钟将FC的并入串出寄存器的数据字节移出。移出的速率（18.3kHz）高

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       （1）数字化的发送信号加到FC的串入并出寄存器，FC把发送数据组织为16bit一组。当二个数据字节准备好时，FC对CPU发信号，CPU读取两个字节，并把它们存入作为FIFO寄存器的RAM部分。FIFO控制器的工作起点与跳频周期（用信号HOP表示）的起点同步。
2）FC还包括一个8bit并入串出寄存器。送到收发信机模块去的数据从该寄存器取出。在发送同步序列期间和频率变换期间，从FC的串入并出寄存器来的数据积累在作为FIFO的RAM部分中。

       （3）以信号FOUT-STOPPED（频率为18.3kHz）为时钟将FC的并入串出寄存器的数据字节移出。移出的速率（18.3kHz）高于数据装入FC的速率（16kHz），这两个数据速率之差允许CPU把同步数据插入发送数据流中，并在频率变换期间停止发送数据。

       （4）由FC移出的数据送到射频音频接口RAI模块。RAI对发送信号滤波并把得到的信号TXBBR加到收发信机模块系统连接器。

         下面再叙述跳频控制器接收通路的工作原理。

       （1）RAI把接收信号RXBBR通到位同步器BIS、相关器COR，并经线性均衡器加到FC。

       （2）COR将接收的数据和CPU提供的基准序列进行逐bit的比较，当一致bit数大于CPU提供的门限时，COR给出相关脉冲。

       （3）正相关脉冲和负相关脉冲加到位于RC模块的SYTD微电子模块。SYTD监视正相关脉冲，以便检测同步序列。当检测到同步序列时，SYTD产生信号S4。S4的出现受一窗口信号W2的控制。

       （4）bit同步器BIS使跳频控制器的接收时钟FOUT与接收数据的实际时钟速率同步。在收发信机模块的4ms换频间隔期间和接收同步数据时，一窗口信号W1堵塞FOUT信号。

       （5）FC把接收数据送到FIFO寄存器，然后从FIFO寄存器送到RAI或DM。接收方式时FC的工作方式和发送方式时的相反，即，数据以18.3kHz速率注入控制器，并以16kHz速率从控制器读出。

       （6）出现在FC输出端的串序数据加到DM。DM把数据变换成模拟信号，并送到RAI。

       2.2.3 FPGA在硬件设计中的应用

       由于FPGA器件具有工作速度快、集成度高和现场可编程的优点，在本设计中，FC模块、COR模块、BIS模块、SYTD模块和PRG模块等均由XILINX公司的FPGA芯片设计实现。

       2.3 软件系统的设计

       在软件设计中，既综合了系统的功能、怀能要求及硬件电路，又考虑了软件的易维护性，采用模块化结构。整个软件设计由主程序模块（MAIN）、公用程序模块（COM）、发送程序模块（TR）、搜索程序模块（SR）和接收程序模块（RC）等组成。下面简要介绍RC模块中有关中断服务程序的设计。系统接收时，跳频控制器的主要定时控制信号时序示意图如图2所示。

       87C51FB单片机的PCA模块设置成三个高速输出方式和一个捕获方式，分别产生HOP信号、W1信号和W2信号及捕获S4信号。其中，HOP为频率跳变控制信号，其上升沿指示一个跳周期的开始；W1为窗口信号，低电平期阻塞数据进入FC，高电平期接收机接收数据；S4信号指示同步序列已检出；W2为窗口信号，仅需要同步数据期间允许S4信号通过。

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