复杂SoC设计中的功率管理 (下)

文章摘要： 另一项现毛刺现象。 多电压岛 在门控时钟对动态功率进行限制时，使用多种供电电压和(或)多种阈值电压有助于管理动态功率和泄漏功率。阈值电压不必与供电电压一起按比例缩放。 电压岛或电压域的使用提供了一种同时满足功耗和性能要求的方法。在本方案中，逻辑电路部分根据功能分为独立的区域组，必须工作在最高速度下的区域采用最高的供电电压，对时序要求不太严格的区域采用较低的供电电压。 频率有必要跟电压一起按比例缩放，这样，电压岛方法就能与门控时钟进行良好的配合。门控时钟模块中的逻辑电路持续消耗泄漏功率，但是通过降低此模块的供电电压就能减小泄漏

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       另一项

现毛刺现象。

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       多电压岛

       在门控时钟对动态功率进行限制时，使用多种供电电压和(或)多种阈值电压有助于管理动态功率和泄漏功率。阈值电压不必与供电电压一起按比例缩放。

       电压岛或电压域的使用提供了一种同时满足功耗和性能要求的方法。在本方案中，逻辑电路部分根据功能分为独立的区域组，必须工作在最高速度下的区域采用最高的供电电压，对时序要求不太严格的区域采用较低的供电电压。

       频率有必要跟电压一起按比例缩放，这样，电压岛方法就能与门控时钟进行良好的配合。门控时钟模块中的逻辑电路持续消耗泄漏功率，但是通过降低此模块的供电电压就能减小泄漏功率。

       多供电电压必须通过单独的供电引脚或集成到器件内的模拟电压调节器来提供

。这些电压调节器的效率必 须包含在器件的功率计算中。如果仅有小部分的设计工作在较低的电压下，则在电压调节器中耗费的功率可能会大于低压逻辑电路中节省的功率。另外，电压岛的设计可能需要采用电平转换单元，以确保在电压域之间信号传输的正确转换。

       除了降低供电电压外，还可以根据系统要求改变某一电压岛的供电电压。相对于其它挑战而言，这种方法要求采用已经在所有电压下经过特性化的单元。Synopsys的可缩放多项式模型(Scalable Pdynomial Model, SPM)支持必要的时序和功率信息，非线性查找表格模型(Non-Linear look-up table Model, NLM)也可用于电压岛的设计。SoC还可以设计电源关断的特定电压岛，以消除它们的泄漏功率。这些电压岛要求采用电源隔离单元，可以是简单的"与"门。从电源关断部分进入有源域的输出绝对不允许出现漂移，电源隔离逻辑确保有源域的所有输入信号均箝位在稳定的数值上。另外，还可能需要采用状态保持技术，从而保证模块能在通电时恢复运行。对各个电压岛进行电源关断或对电压进行动态按比例缩放时，也可能需要电源排序电路，以确保芯片的正确运行。

       多阈值设计

       多供电电压岛与多阈值综合之间可以良好配合，通过在关键的时序路径上采用低Vth单元和在非关键的时序路径上采用高Vth单元这样的优化手段能够满足时序目标。如果芯片供货商提供了与状态相关的泄漏模型，则利用它们可以获得更好的泄漏结果。

       根据设计团队所采用的方法或选择，可以将one-pass或two-pass的综合流程应用于多阈值设计。初次综合可采用低Vth、高性能库来执行，随后采用多Vth库来进行增量编译，以降低泄漏电流。对于时序和泄漏均十分重要的设计，可同时采用多Vth库来执行one-pass综合。这种设计首先对时序进行了优化，然后在不影响已实现的时序效果(即worst negative slack，WNS)的条件下，再对泄漏功率进行优化。功率优化后，再进行面积优化。不论是采用one-pass流程，还是two-pass流程对泄漏功率进行优化，在综合环境(使用Power Compiler搭配Design Compiler或Physical Compiler)中都推荐采用多Vth库。

       流程的实现要依靠合理的泄漏约束，此约束在Power Compiler中由set_max_leakage_power命令指定。

       综合中的功率优化

       综合工具能够通过采用如RTL级门控时钟插入和门级功率优化等技术来优化功率设计。这些技术由Power Compiler结合Design Compiler和(或)Physical Compiler共同实现。

       当无需触发器的输出信号时，RTL级门控时钟能够将通向大型寄存器组的时钟信号关断。图6所示为没有门控时钟和带有门控时钟的

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