于FPGA的LDPC编码器设计与实现

文章摘要： 矩阵向量乘法器的硬件结构如图4所示。图4 矩阵向量乘法器的硬件结构 从图4可知矩阵向量乘法器包括以下六个部分：调度单元（Scheduler），产生各模块单元的使能信号；缓存单元（Info_buffer），对输入信息序列进行缓存处理；存储器控制单元（Rom_ctrl），产生存储器的地址信号；“1”位置存储器（Rom_num），存储矩阵各行“1”的位置；行重存储器，存储矩阵相应各行行重；乘法单元（Multipler），进行向量乘法运算，最后输出码字。 矩阵向量乘法器仿真结果验证在Quartus II环境下，实现output=Xs，得到如图5所示时序图。图5 output=Xs仿真时

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   矩阵向量乘法器的硬件结构如图4所示。

图4  矩阵向量乘法器的硬件结构

    从图4可知矩阵向量乘法器包括以下六个部分：调度单元（Scheduler），产生各模块单元的使能信号；缓存单元（Info_buffer），对输入信息序列进行缓存处理；存储器控制单元（Rom_ctrl），产生存储器的地址信号；“1”位置存储器（Rom_num），存储矩阵各行“1”的位置；行重存储器，存储矩阵相应各行行重；乘法单元（Multipler），进行向量乘法运算，最后输出码字。

矩阵向量乘法器仿真结果验证

在Quartus II环境下，实现output=X_s，得到如图5所示时序图。

图5  output=X_s仿真时序图

    图5中“en”是使能信号，“clock”是时钟信号，addr_num、addr_wei分别为两个存储器的地址信号，info_seq是输入信息信号，rece是信息信号经过缓存后的输出信号，num_t是“1”在各行的位置信息，row_wei_t是相应各行的行重，output是矩阵与向量相乘的结果。由图5可知，output=[1 1 1]，信号输出有一个时钟周期的延时，仿真结果正确。

   编码器方案验证与优缺点分析

   本文利用FPGA实现了基于RU算法的编码器设计实现。在Quartus II软件环境下对LDPC编码器进行仿真，使用Stratix系列EP1s25F672I7芯片，对码长为504的码字进行编码。编码器占用约9%的逻辑单元，约5%的存储单元，综合后时钟频率达到120MHz，数据吞吐率达到33Mb/s，基本符合编码器设计的要求。该编码器结构是一种通用的设计方案，可以应用于各种不同的LDPC编码中，但由于其采用通用的编码算法，实现的复杂度高于某些特殊结构的LDPC码编码器，比如准循环LDPC码。另外通过优化时序和编码结构，可以进一步提高本文的编码器的编码速度。

信息来源：今日电子 

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