上网本处理器电源设计要点

文章摘要：。该设计采用TPS62111同步降压转换器、TPS62040同步降压转换器以及TPS73618低压降调节器，它们分别提供3.3V、1.2V和1.8V电压轨。这种参考设计包含一个简单的外部MOSFET、电阻和电容延迟电路，以使3.3V电压轨能满足自升压模式排序方案要求。TPS62040不但提供1.2V的内核电压，而且还可满足引脚5软启动电容的排序要求。这种解决方案的容差为±3%，效率在90%以上。为满足主机升压模式排序方案要求，可以将一个类似的MOSFET、电阻以及电容电路增加到1.2V电压轨。电路图。" src="/pd_wx/UploadPic/2011-9/201198

上网本处理器电源设计要点,标签：电子小制作,http://www.88dzw.com
。该设计采用TPS62111同步降压转换器、TPS62040同步降压转换器以及TPS73618低压降调节器，它们分别提供3.3V、1.2V和1.8V电压轨。这种参考设计包含一个简单的外部MOSFET、电阻和电容延迟电路，以使3.3V电压轨能满足自升压模式排序方案要求。TPS62040不但提供1.2V的内核电压，而且还可满足引脚5软启动电容的排序要求。这种解决方案的容差为±3%，效率在90%以上。为满足主机升压模式排序方案要求，可以将一个类似的MOSFET、电阻以及电容电路增加到1.2V电压轨。

电路图。" src="/pd_wx/UploadPic/2011-9/20119804548226.jpg" align="center" border="0" style="cursor:pointer;" style="cursor:pointer;" onload="return imgzoom(this,550);" onclick="javascript:window.open(this.src);" style="cursor:pointer;"/>

图1：12V电源的参考设计电路图。

www.88dzw.com

图2是复位电路。该电路采用TPS3808和TPS3803电源电压监控器来监控电压轨的变化情况。请采用最小值的TPS3808G01(U5)来设计复位电路电源。如果需要大于3.3V电压轨/1.5A电流和1.2V电压轨/1.2A电流，那么TPS54350和TPS54110S WIFT DC/DC转换器可能会被分别用于实现3A和1.5A电流。SWIFT稳压器具有基于DaVinci技术的数字视频EVM的特点。如欲了解更多采用了线性调节器、TPS40K DC/DC转换器、TPS62xxx DC/DC转换器或多输出电源管理单元(PMU)的5V和12V输入电源

图2：轨电压复位和电压监控电路。

本文小结

一旦充分了解去耦、排序和容差要求，为DaVinci处理器设计一款电源解决方案就变得非常简单明了。在为所有高性能处理器设计电源时，坚持使用上述技术是相当不错的设计实践。如果还需要其他支持，可从TI获取一些参考设计以加速产品上市进程。

www.88dzw.com
在自升压模式中，DaVinci处理器要求对CVDD和CVDDDSP内核电源进行同时排序。在主机升压模式中，CVDD必须斜坡上升，并在CVDDSP开始斜坡上升以前达到其设置值(1.2V)。作为一个最大值，CVDDDSP电源必须在关闭(开启)“始终开启”和DSP域之间的短路开关以前上电。可以以任何顺序启动I/O电源(DVDD18、DVDDR2和DVDD33)，但必须在CVDD电源100ms的同时达到设定值[3]。

稳压精度

影响电源系统的电压容差有几个因素，其中电压基准精度是最重要的一个因素，可在电源管理器件的产品说明书中找到其规范。新型稳压器要求达到±1%的精度或更高的温度基准精度。一些成本较低的稳压器可能要求±2%或±3%的基准电压精度。请在产品说明书中查看稳压器厂商的相关规范，以确保稳压精度可以满足处理器的要求。另一个影响稳压精度的因素是稳压器外部反馈电阻的容差。

在要求精确容差值的情况下，推荐使用±1%的容差电阻。另外，在将这种电阻用于编程输出电压时，将会带来额外±0.5%的容差，具体的计算公式为：输出电压精度=2*(1-VREF/VOUT)*TOLRES

第三个影响因素是输出纹波电压。一个优良的设计实践是针对低于1%输出电压的峰峰输出电压进行设计，它可使电源系统的电压容差增加±0.5%。假设基准精度为±2%，那么这三个影响因素加在一起将使电源系统精度为±3%。

DaVinci CVDD电源要求一个可带来±4.2%精度、50mV容差的1.2V典型内核电源。3.3V DVDD电源具±4.5%精度、150mV的容差，而1.8V DVDD电源则具有±5%精度、90mV的容差。使稳压器靠近负载以减少路径损耗非常重要。需要注意的是，如果电源具有3%的容差，且处理器内核电压要求4.2%容差，则必须对去耦网络进行设计，以便实现1.2V电压轨[4]的1.2%精度或14mV容差。

上一页  [1] [2]