MAX19692内部时钟接口框电路图
[04-26 05:16:07] 来源:http://www.88dzw.com 单片机电路图 阅读:8819次
文章摘要:MAX19692的时钟(CLKP,CLKN)和数据时钟(DATACLKP,DATACLKN)接口的简化框图。初始时钟由一个两位计数器四分频后用于锁存数字DAC输入。该计数器可能在四个状态中的任意一个启动(图3)。如果使用两个多路复用DAC,这两个DAC可能会在不同的状态启动。这可能导致DAC1的锁存与DAC2的锁存之间存在-1、0、1或2个时钟周期的延迟。电路图 src="/pd_dianzi/UploadPic/2010-11/20101121144056901.gif" border=0 style="cursor:pointer;" onloa
MAX19692内部时钟接口框电路图,标签:电路图讲解,电路图练习,http://www.88dzw.com MAX19692的时钟(CLKP,CLKN)和数据时钟(DATACLKP,DATACLKN)接口的简化框图。初始时钟由一个两位计数器四分频后用于锁存数字DAC输入。该计数器可能在四个状态中的任意一个启动(图3)。如果使用两个多路复用DAC,这两个DAC可能会在不同的状态启动。这可能导致DAC1的锁存与DAC2的锁存之间存在-1、0、1或2个时钟周期的延迟。
电路图 src="/pd_dianzi/UploadPic/2010-11/20101121144056901.gif" border=0 style="cursor:pointer;" onload="return imgzoom(this,600);" onclick="javascript:window.open(this.src);" style="cursor:pointer;"/>
图:MAX19692内部时钟接口框电路图
MAX19692的数据时钟输出再由数据输入锁存时钟进行2分频或4分频。然后数据在双倍数据率(DDR)模式下在时钟的两个跳变沿进行锁存,或者在四倍数据率(QDR)模式下在时钟的每90°相位处进行锁存。如果多个DAC的数据时钟延迟相匹配,或数据时钟相互之间反相,那么锁存时钟相匹配。
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