基于Calibre 工具的系统级芯片物理验证

文章摘要：随着芯片集成度和规模的不断提高，在设计的各个层次上所需运行的验证也相应增多，DRC和版图与电路图(LVS)的对比检查变得越来越重要，它对于消除错误、降低设计成本和减少设计失败的风险具有重要作用，本文介绍了基于Calibre工具的DRC和LVS验证方法。 一般地说，SoC芯片中包含了几个乃至几十个IP核。在本文提到的系统级芯片(SoC)中，除了采用了三个厂家的IP硬核外，还自行设计开发了十余个IP硬核。在SoC芯片开发的实际商业运作中，设计方购买的是IP硬核在一个产品中的使用权。IP硬核提供商为了保护自己的版权，通常不会将其IP硬核的物理版图用GDSII格式交给用户。他们所提供的只是IP硬核的

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随着芯片集成度和规模的不断提高，在设计的各个层次上所需运行的验证也相应增多，DRC和版图与电路图(LVS)的对比检查变得越来越重要，它对于消除错误、降低设计成本和减少设计失败的风险具有重要作用，本文介绍了基于Calibre工具的DRC和LVS验证方法。

一般地说，SoC芯片中包含了几个乃至几十个IP核。在本文提到的系统级芯片(SoC)中，除了采用了三个厂家的IP硬核外，还自行设计开发了十余个IP硬核。在SoC芯片开发的实际商业运作中，设计方购买的是IP硬核在一个产品中的使用权。IP硬核提供商为了保护自己的版权，通常不会将其IP硬核的物理版图用GDSII格式交给用户。他们所提供的只是IP硬核的几个框图和引出端的位置和属性。这就带来一个问题，在进行SoC芯片的版图设计验证时，最重要的问题是验证工具必须能让用户进行“层次化”验证。即用户可以把他们完成版图设计后的SoC分成若干模块或者区域，对他们进行多层次的验证。

在集成电路从ASIC进入到SoC阶段(当然在SoC阶段中ASIC还是会存在下去的)的时候，这种可以进行“层次化”版图验证的工具就显得十分必要。甚至可以说，不具备“层次化”验证功能的工具，是无法用于SoC芯片的版图设计验证的。本文首先介绍Calibre软件所具备的“层次化”验证功能，然后说明其在对SoC芯片进行版图设计验证时就所发挥的作用。

Calibre DRC简介

目前，Calibre 工具已经被众多设计公司、单元库和IP开发商、晶圆代工厂采用为深亚微米集成电路的物理验证工具。Calibre具有先进的分层次处理功能，是唯一能在提高验证速率的同时，可优化重复设计层次化的物理验证工具。

Calibre DRC用于版图的设计规则检查，具有高效能、高容量和高精度，还具有足够的弹性，即便是系统芯片包含有设计方法差异极大的模拟与数字电路，也可以方便地进行验证。具体表现在以下几个方面：

(1) 检查内容丰富准确：既包括简单的DRC规则检查，如宽度、间距、包含关系等的检查，又包括一些复杂的DRC 检查，如天线规则、电流流向规则和导线密度规则等。本公司所设计的SoC为数模混合电路，采用Calibre DRC除进行了宽度、间距、包含关系等简单的DRC检查外，也进行了一些复杂的DRC检查。其结果得到了TSMC等代工厂的认可。

(2) 文件运行方式可选：运行DRC文件时，可以采用命令行的方式，也可以采用图形界面方式， Calibre Interactive-DRC是Mentor Graphics公司推出的Calibre物理验证的新版本(Calibre Interactive)，它已作为Cadence Design Systems公司全定制设计环境Virtuoso的插件。现在，Virtuoso的用户能够直接从Virtuoso中调用 Calibre Interactive进行工作。对于规模较小的版图应用Interactive非常方便而且直观的图形化接口便于初学者使用。 在我们的项目开发过程中，同时用到了这两种方式。对于全定制版图，经常要选用图形界面工具Calibre Interactive-DRC，对于自动布局布线出来的SoC版图，我们采用了命令行的形式，可以快速地得到DRC检查报告。

(3) 结果浏览快捷方便：通过Calibre RVE(Results Viewing Environment，验证结果视图环境)和版图编辑器分析DRC的结果进行查错, 准确快捷，一目了然。RVE可以指出出错类型和数目，使用Highlight命令可以直接标明版图中的出错地方(图2)，可以很方便地修正版图中的错误。无论是规模不大的模拟电路，还是大规模的SoC电路，其DRC检查都可以通过启动RVE，对照版图和分析DRC结果文件，可以快速修改错误或进行优化。

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