SoC处理器的定标原则

文章摘要：半导体器件定标(scaling)在量上的不断进展蕴育着系统级芯片(SoC)器件在设计和结构上质的深刻变化。IC器件定标可以加强功率效率、增加带宽和显著改进功能集成性，而要挖掘出硅的全部性能潜力，还须在设计复杂性管理和改进设计可重用性方面做同样的努力。代表ITRS对半导体定标的一致观点的一个简易技术模型示出了芯片设计上一系列重大变化。较高层次的可编程性可以缓解经济上的压力。专用处理器性能的不断提高和器件的自动生成将使处理器芯核在SoC结构体系中发挥重大作用，诸如从高性能控制到以前只能由硬连接逻辑才可以实现的数据密集型任务等。 系统复杂性将使基于软件的处理器可编程性的发展快于其它SoC

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半导体器件定标(scaling)在量上的不断进展蕴育着系统级芯片(SoC)器件在设计和结构上质的深刻变化。IC器件定标可以加强功率效率、增加带宽和显著改进功能集成性，而要挖掘出硅的全部性能潜力，还须在设计复杂性管理和改进设计可重用性方面做同样的努力。代表ITRS对半导体定标的一致观点的一个简易技术模型示出了芯片设计上一系列重大变化。较高层次的可编程性可以缓解经济上的压力。专用处理器性能的不断提高和器件的自动生成将使处理器芯核在SoC结构体系中发挥重大作用，诸如从高性能控制到以前只能由硬连接逻辑才可以实现的数据密集型任务等。

       系统复杂性将使基于软件的处理器可编程性的发展快于其它SoC可编程性机制的发展。内在的以及可提取的系统级并行性的增加将使专用处理器成为先进SoC的基础构建模块。这一处理器定标模型预计，15年内，有着数千个完整特征的处理器的单芯片设计将很普及，包含数百个处理器的设计更是比比皆是。这一模型还表明，多处理器SoC(MPSoC)的 计算性能将每年提升65%。包括专用型在内的处理器，将主导芯片上的逻辑区，而处理器RAM将主导芯片上的存储区。SoC设计的核心问题将从目前子系统、处理器以及逻辑块的设计转向将含有丰富软件的子系统快速而可靠地集成在具有完整硬/软件系统的设计方面。

       面对SoC的设计挑战

       1965年，戈登-摩尔博士出色地预见到了IC晶体管数量上的指数式增长模式。作为摩尔定律的直接结果，现在工程师们可以把整个系统置于一块芯片上。在0.13微米标准单元制造工艺中，硅密度通常超过10万门/mm2。因此，当今即使一枚低成本的芯片(芯片面积50mm2)也可能有5百万个逻辑门。现今SoC设计的好处人所共知。相比于较低集成度的电路设计，SoC集成将降低产品成本、提高性能并延长电池寿命。不过，SoC的设计人员也受到这些数百万门设计的复杂性的困扰。许多小组报告称，其高达70%的研发工作用在了模块或系统级的验证上。随着SoC设计复杂性和芯片密度的增长，设计时间和成本将会不断迅速攀高。尽管EDA工具有了重大改进，但现行SoC的设计方法无法填补逻辑复杂性与设计师生产率间的空白。此外，单一SoC设计的成本在飞涨。仅一枚芯片的设计和验证成本通常就超过上千万美元。为应对SoC研发的机遇、困难和高昂花费，一些公司正在开发适合多个产品和客户、适用性较强的专用SoC。这样做可为这些公司评估其SoC投资提供所需的规模经济依据。寻求对目标应用领域的最佳支持和广泛应用性之间的恰当平衡是目前电子系统设计的中心课题。

       软件可编程性是根本

       这种设计挑战驱使嵌入式处理器走入SoC设计更为核心的位置。高级语言的可编程性可同时满足功能性的更迅速开发和对变更要求更敏捷的适应性。数据密集型SoC的功能，特别是对高吞吐量和低功率要求的功能，一般由不可更改的硬连接逻辑担纲。通用的嵌入式RISC芯核一直以来都在处理低性能的用户界面、系统管理和应用控制功能，以应付这些功能的内在复杂性和易变性。但是，通用嵌入式处理器的发展之路存在两个不足。第一，这类处理器进展缓慢。它们一旦有任何新改变，所用硬件和软件工具都要手工研发。处理器设计师会遗漏那些只对特定用途至关重要的特性，同时他们常常也会把不是大家都需要的无关特性加到每次实现中。开发新的处理器方案与软件环境的高成本高投入，制约了为适合目标应用所进行的对处理器架构的微雕细琢。第二，最终产品的复杂性要求把多个不同子系统集成到单一SoC上，半导体器件的定标可以做到这一点。下一代SoC通常将融合重要的控制、信号、媒介、加密和网络处理等子系统。设计的最大难点将不再是各子系统的实现，而是正确和最佳实现所有预期功能的系统设计。当然，没有用于SoC上所有处理器的统一架构和工具，没有易操作的多处理器仿真和通用的软件开发工具，SoC系统集成将难于实现。  处理器定标模型

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