在SoPC上实现波形发生器

[09-12 18:12:15]   来源：http://www.88dzw.com  单片机学习   阅读：8957次

文章摘要： &nbs p; 图3 FPGA内部的硬件系统 ; 图4 MicroBlaze处理器架构图在FPGA内部，以MicroBlaze为控制核心，以DDS IP为波形发生功能实现核心，同时加入了其他的IP核，诸如调试用的MDM（Microprocessor Debug Module），用于与PC进行通信的UART（Universal Asynchronous Receiver & Tran

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FPGA内部的硬件系统

&nbs p;                                                     图3 FPGA内部的硬件系统

　　

MicroBlaze处理器架构图

                           
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                        图4 MicroBlaze处理器架构图

　　在FPGA内部，以MicroBlaze为控制核心，以DDS IP为波形发生功能实现核心，同时加入了其他的IP核，诸如调试用的MDM（Microprocessor Debug Module），用于与PC进行通信的UART（Universal Asynchronous Receiver & Transmitter）通用异步传输模块，以及LCD显示和4×4按键控制模块，实现了系统的高度集成。FPGA硬件系统为数字系统产生数字量，外围电路加上高速数模转换器件DAC902，把波形数据转换为模拟波形，即实现了完整的可编程片上系统的波形发生器。

       2 硬件系统的具体实现

　　本设计以32位MicroBlaze软核处理器为系统的核心部分，负责指令的执行。各种IP包括自主编写的以及EDK自带的，使用XPS下的ADD/Edit Cores工具，通过相应类型的总线连接到MicroBlaze上。其中UART、LCD、GPIO和自主编写的DDS的IP都是通过OPB（Onchip Peripheral Bus）片上外设总线连接到处理器上的。程序存储器RAM则是由FPGA内部的BRAM实现，并通过LMB(Local Memory Bus)本地存储器总线与MicroBlaze相连接。自主编写的IP与总线间的接口符合CoreConnect规范，实现了IP间的无缝结合，方便了数据的读写及时序控制。图3给出了在FPGA内部由各种IP组合成的可编程硬件系统。

　　硬件系统所包含的器件如图3右部分所示。Microblaze_0是该系统的CPU，其中的debug_module为调试模块，dlmb_cntlr和 ilmb_cntlr为片上BRAM控制器。Lmb_bram为片上BRAM，它通过LMB总线与 BRAM控制器相连，接受CPU的读写访问。DDFS是为实现DDS编写的IP模块。RS232为UART模块，用于与其他设备的通信以及程序调试。LCD IP负责128×64点阵液晶的显示控制。 COL和ROW是例化后的GPIO接口，用于连接4×4键盘。

       2.1 MicroBlaze软核处理器

　　MicroBlaze是Xilinx提供的32位微处理器IP核，是哈佛结构的RISC微处理器，有较高的性能。它可以在性价比很高的SpartanIII系列FPGA上实现。EDK为其提供了MBGCC，支持C及C++语言。 MicroBlaze架构如图4所示。

　　该处理器含有32个32位的通用寄存器,2个专用寄存器，独立的32位数据和指令总线，并与IBM的OPB总线完全兼容，具有32位的指令宽度支持三个操作数和两种寻址模式，以及可选的硬件乘除法及浮点运算单元。

       2.2 DDS IP的实现

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