针对高速串行接口设计的高效时钟解决方案

文章摘要：数字系统的设计师们面临着许多新的挑战，例如使用采用了串行器/解串器（SERDES）技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽，减少了信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局，使用长度短的信号并遵循信号走线限制，这些接口的抖动余地仍然是非常小的。固定频率振荡器可用于很多通用的SERDES标准；但是，这些解决方案价格昂贵。此外，这种做法缺乏灵活性，并且使调试、测试和生产变得困难。另一种解决方案是使

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　　数字系统的设计师们面临着许多新的挑战，例如使用采用了串行器/解串器（SERDES）技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽，减少了信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局，使用长度短的信号并遵循信号走线限制，这些接口的抖动余地仍然是非常小的。

　　固定频率振荡器可用于很多通用的SERDES标准；但是，这些解决方案价格昂贵。此外，这种做法缺乏灵活性，并且使调试、测试和生产变得困难。

　　另一种解决方案是使用可编程时钟器件，如莱迪思的ispClock系列，以及一个低成本的CMOS振荡器。ispClock器件具有超低抖动特性，同时保留了用户可编程器件所提供的灵活性，从而满足SERDES时钟的一系列要求。本文将解释如何更有效地使用可编程时钟器件，实现各种基于SERDES接口的参考时钟子系统。下面将详细研究一个XAUI的应用示例。

　　SERDES参考时钟源的设计挑战

　　无论是在一个FPGA、SoC还是ASSP中，为任何基于SERDES的协议选择一个参考时钟源都是非常具有挑战性的。器件成本、通过耦合高速信号使得噪声最小化、超低抖动要求、由于信号长度匹配的要求而对走线的限制、考虑周全的电源供电设计（包括噪声的考虑、元件布局上的限制、信号布线的要求和电源去耦）以及测试/生产要求，这些都必须考虑到并对各个因素的利弊进行权衡分析。

　　传统驱动SERDES参考时钟的方法是使用一个真正的差分输出振荡器，特别选择固定适合的频率，来实现低抖动和较小的相位噪声。该解决方案非常昂贵而且不够灵活，无法在以后的设计中再次使用。固定的解决方案，就其本质而言也限制了灵活性，为一种接口而设计的时钟系统不能方便地在另一个新的设计中使用。相反，新的设计必须从头开始，还可能需要使用不同的器件、不同的架构或改变电路板原来的布局布线和走线规范。备货、测试和生产也会更加复杂：固定频率器件需要预备多个器件以符合不同标准，从而增加了生产费用。如果器件不能更改时钟频率或不能覆盖整个时钟输出范围，那么子系统的测试和调试会更加困难。

　　固定频率、低抖动差分振荡器采用的工艺通常不包括产生输出频率的内部PLL电路，因而这些器件在频域分析中会有噪声边带和多重模式分布。同时寻找理想的终端和差分I/O逻辑标准并保持稳定的电源供电也同样存在挑战。根据参数规格、数量、包装和温度范围，这些振荡器成本在12美元至50美元。

　　像莱迪思半导体公司的ispCLOCK 5406D这样一种新兴的可编程逻辑器件，提供了灵活、超低抖动和低成本的解决方案来驱动SERDES参考时钟。这些器件和低成本的CMOS振荡器能够满足FPGA、SoC和ASSP的SERDES参考时钟所需的严格超低抖动要求。此外，这种增强型的应用实现保持了器件低成本的同时还简化了设计、测试和生产。由于这些器件是可编程的，因而可以仅通过对时钟进行不同功能的编程来实现设计重用。例如：输出可以改为不同的标准——可能是从LVDS变为LVPECL——使用不同接口代替昂贵的晶振。基于ispClock的设计可以在多个未来的设计中使用，以缩短产品上市时间、降低库存并简化生产制造。甚至可以实现现场的功能更改，实现便捷的更改、升级并提高服务质量。由于这些时钟器件有多个带有单独相位偏移和时间偏移的输出，因而可以“覆盖”很广的测试范围，能更好地确定元件的容限值，实现更稳定的系统。

　　一个采用低成本的振荡器和一个ispClock5400D器件的系统示例如下面图1所示。振荡器通过使用一些电容和铁氧体磁环来实现去耦并隔离电源噪声。单端振荡器输出与分压器一起为时钟器件上的参考输入提供一个差分信号。将参考信号布线尽可能的靠近，可以尽可能地减少共模噪声，提高信号的完整性。

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