基于边界扫描技术的电路板可测性设计分析

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现代电子技术的高速发展对传统的电路测试技术提出了新的挑战。器件封装的小型化、表面贴装(SMT)技术的应用，以及由于板器件密度的加大而出现的多层印制板技术使得电路节点的物理可访问性逐步减低，原来借助于针床的在线测试(ICT)的局限性日益增大。电路和系统可测试性的急剧降低导致测试费用占电路和系统总费用的比重越来越高。人们已意识到，单靠改善测试方法来实现电路的测试及故障诊断是远远不够的。要从根本上解决问题，提高电路的可观测性和可控制性，在电路系统设计之初就要充分考虑测试及故障诊断的要求，即进行可测性设计(design-for-testability，DFT)。基于IEEE 1149.1标准(又被称为JTAG协议)制定的边界扫描技术是对DFT的一个飞跃发展。边界扫描技术的应用使得电路板上需要的测试节点数目减少，用于测试夹具的费用减少，比传统的ICT测试节省了时间，缩短了产品推向市场的周期。另外，边界扫描也支持CPLD、FPGA和Flash的在线编程(ISP)。但是，在现实情况中，真正考虑到边界扫描测试的电路设计并不普遍。本文以对一个目标板所作的测试工作为例，探讨了在把边界扫描机制引入电路设计的前提下，如何增加板级互连的故障诊断覆盖率。， 大小：834 KB