利用RapidIO技术搭建的可重构信号处理平台

文章摘要：www.88dzw.com2.3 FPGA内部的逻辑设计 在DSP板卡上有一块Altera公司的Stratix IIGX系列的FPGA芯片。这块FPGA芯片专门用来实现LINK口与RapidIO接口之间的数据转换，将6路LINK口数据整合到1路RapidIO通路中。数据接收和发送的逻辑结构如图3所示。 当DSP发送数据时，FPGA的LINK口接收模块将收到的数据缓存到FIFO中，数据轮询状态机按顺序检查FIFO的存储状态。当FIFO内的数据满足RapidIO包最大负载(256 B)时，启动1次RapidIO数据发送操作。另外，由于LINK口传输协议不包含数据长度，所以1次LINK口

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2.3 FPGA内部的逻辑设计
    在DSP板卡上有一块Altera公司的Stratix IIGX系列的FPGA芯片。这块FPGA芯片专门用来实现LINK口与RapidIO接口之间的数据转换，将6路LINK口数据整合到1路RapidIO通路中。数据接收和发送的逻辑结构如图3所示。

    当DSP发送数据时，FPGA的LINK口接收模块将收到的数据缓存到FIFO中，数据轮询状态机按顺序检查FIFO的存储状态。当FIFO内的数据满足RapidIO包最大负载(256 B)时，启动1次RapidIO数据发送操作。另外，由于LINK口传输协议不包含数据长度，所以1次LINK口传输的数据长度不可能正好是256 B的整数倍。如果当前FIFO内有低于256 B的数据，而当前LINK口又没有处于传输状态，也认为LINK口完成了1次数据发送，这时也启动一次RapidIO数据发送操作。
    在每次启动RapidIO数据发送操作之前，配置寄存器模块会根据不同的DSP号将对应的路由信息输入给RapidIO的IP核。RapidIO的IP核负责将输入的路由信息和数据一起打包并发送出去。
    在RapidIO的数据接收端，当RapidIO核接收到数据时，首先检查数据包包头中的目标板ID号信息。如果目标板ID号与本地的ID号一致，说明数据包是发往这个板卡的，然后RapidIO核将接收到的数据和DSP地址信息传递给数据分发状态机，由数据分发状态机根据地址信息将数据分发到对应的FIFO中。最后，由LINK口发送模块将数据传给目标DSP。
    这种将不同的信号相互交织在不同时间段内，沿着同一个信道传输，在接收端再用某种方法将各个时间段内不同的信号提取出来的方式，类似于通信中的时分复用的机制。

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2.4 功能仿真
    为了验证rapidIO IP核的逻辑功能和LINK口与rapidIO接口的转换逻辑功能，将2个rapidIO核的td[3：0]，rd[3:0]对接起来。其中一个rapidIO核的后端连接发送数据包的控制逻辑，另一个rapidIO核后端连接接收数据包的控制逻辑。将LINK口逻辑、接口转换逻辑和rapidIO核逻辑串接起来，然后在数据发送端施加激励信号，在数据接收端进行数据检验。整个过程如图4所示。

    在仿真过程中，最关键的部分是验证rapidIO核的逻辑功能。Altera公司提供的rapidIO IP核的逻辑层接口符合avalon总线的接口时序[4]（avalon总线是由Altera公司提出，用于在基于FPGA的片上系统中连接片内处理器和片内外设的总线结构）。对rapidIO核的控制可以参照avalon规范[5]。
2.5 缺陷及解决方案
    在系统中，每路LINK口实现300 MB/s的带宽，如果6路LINK口同时发送数据，总带宽将达到14 Gb/s，已经超出了RapidIO的IP核所能支持的最大带宽。这时，RapidIO链路将成为数据传输的瓶颈，从而造成DSP的传输速率降低。另外，当少于3个DSP发送数据时，又会造成RapidIO链路的浪费。这像大城市中的交通一样，在上下班高峰时道路会拥堵，在其他时间，道路又畅通无阻。生活中，很多人会避免上下班高峰时期出行。类似地，在使用此系统时，应该尽量避免在一块DSP板卡上同时发送6个DSP的数据到其他板卡。
    本文提出了一种利用RapidIO技术搭建的可重构的信号处理平台，并简要介绍了其逻辑功能的实现。该平台的最大优势就是系统的可重构性。使用这样的信号处理平台，DSP工程师可以根据不同算法的数据流向重新搭建出更加优化的DSP网络拓扑结构，从而提高数据的传输效率。总之，可重构的信号处理平台能够灵活地改变系统中DSP网络的拓扑结构以适应各种数据流向的应用，为用户和国家节省大量的设备购买费用和研发时间。

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