数字网络视频监控器中多路转接逻辑的设计

文章摘要：摘要：本文主要介绍在视频监控板中多路视频信号输入情况下的数据缓存、信号格式转换的设计，并用Altera的Cyclone器件实现的整个过程。包括简单介绍视频监控器电路板的原理，此转接逻辑在系统中的作用和地位，并详细介绍了此逻辑用FPGA设计实现的过程。 随着科技的日新月异，视频监控市场也得到了飞速发展。视频监控以其直观、方便、信息内容丰富而广泛应用于许多场合。近年来，随着互联网的大范围普及，以及计算机、网络以及图象处理、传输技术的飞速发展，视频监控技术也有长足的发展。视频监控已经渗透到教育、政府、娱乐场所、医院、酒店、运动场馆、城市治安等多种领域，视频监控服务器被称为继手机以后另外一个极具

数字网络视频监控器中多路转接逻辑的设计,标签：电子小制作,http://www.88dzw.com

摘要：本文主要介绍在视频监控板中多路视频信号输入情况下的数据缓存、信号格式转换的设计，并用Altera的Cyclone器件实现的整个过程。包括简单介绍视频监控器电路板的原理，此转接逻辑在系统中的作用和地位，并详细介绍了此逻辑用FPGA设计实现的过程。

    随着科技的日新月异，视频监控市场也得到了飞速发展。视频监控以其直观、方便、信息内容丰富而广泛应用于许多场合。近年来，随着互联网的大范围普及，以及计算机、网络以及图象处理、传输技术的飞速发展，视频监控技术也有长足的发展。视频监控已经渗透到教育、政府、娱乐场所、医院、酒店、运动场馆、城市治安等多种领域，视频监控服务器被称为继手机以后另外一个极具市场开发前景的消费电子产品。

    数字网络视频监控服务器主要完成从摄像头获取的模拟信号到数字化压缩后送到网络的功能，其原理框图如图1所示。

图1　数字网络视频监控服务器原理框图 

    由图1所示，监控器电路板主要由A/D芯片，FPGA多路转接芯片，压缩芯片，CPU等组成。其中本文要介绍的多路转接逻辑的FPGA实现位于A/D芯片和压缩芯片之间，由于FPGA内部含有PLL模块，所以跟FPGA连接的TW2804芯片的27MHz输入时钟可以由FPGA产生。

     这里选用Altera的Cyclone系列的EP1C6Q240C8，其内部有90k的存储容量，6kLEBS，2个PLL，在后面的设计介绍中，将会讲到整个设计用到了64k的存储容量，1个PLL，大约4—5k左右的LEBS，所以选用此低成本的FPGA，可以完成此设计，而且基本上充分用到了内部的大多数资源，加上此芯片的引脚有240个，能满足外面的引脚连接，所以Altera的EP1C6Q240C8成为此逻辑设计中最佳的选择器件。

    如图1所示，A/D芯片接受来自四个摄像头的四路模拟视频信号，这里采用Techwell公司的TW2804芯片，此芯片支持四路视频模拟信号的输入，输出是数字ITU-R BT.656格式的信号，时钟是27MHz。D1、D2、D3、D4信号的时序图如图2所示。

图2 ITU-R BT.656格式信号时序图 

    其中EAV和SAV分别为行尾和行头标志信号，他们中间是行与行之间的空白信号，SAV后面的VALID有效时的信号为1440bytes的d1格式的有效视频信号，总的这些信号加起来是视频信号的一行信号，一帧视频信号包括576行这样的行信号，也就是有效的这种格式的一帧输出视频信号为1440*576bytes的信号，由于每一行信号中由两个bytes来表示一个像素，所以这种d1格式一帧的像素为720*576分辨率。

    FPGA转接逻辑要实现的功能是要在显示终端上同时显示四路的视频信号。也就是要显示如图3所示的视频信号。

    由于要在一个显示终端上同时显示四路信号，所以原来每一路信号的720*576分辨率要转换为原来1/4的分辨率，即cif的格式，cif格式是352*288的分辨率，这样四路cif格式的信号组合成如图3所示的一个帧输出到终端显示出来。

    因为在终端显示上是要求四路视频信号同步输出的，也就是不允许出现其中一路信号已经在显示器上显示出来了，但另外一路信号还没有显示出来，也就是出现画面上一部分是黑屏的情况，所以在这种情况下，需要把四路不同的视频信号先用FPGA在SDRAM中缓存起来，当每一路信号都在SDRAM中都至少存满一帧时就可以同步读出，并通过FPGA内部缓存组成如图3所示的帧格式，然后输出给压缩芯片压缩后由处理器控制输出至网络，这里的压缩芯片选的是VWEB公司的VW2010。

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