FPGA芯片在高速数据采集缓存系统中的应用

文章摘要：AT84AD001B有MODE、CLK、LDN及DATA等4个引脚用于三线串口配置。其中，MODE为高时，启用三线串口，设计时可将此引脚接入FPGA中，以便在FPGA中可以根据自身需要进行MODE的置0与置1的配置；CLK为三线串口的配置时钟输入引脚，该引脚允许输入的最大时钟频率是50 MHz，本设计的输入时钟为20 MHz，可以符合要求；LDN为通过三线串口配置寄存器的开始和结束信号的输入引脚；DATA为三线串口的寄存器配置数据输入引脚。每个三线串口寄存器所需输人的配置数据包括3 bit的寄存器地址和16 bit送人该寄存器的数据，总共需配置8个寄存器，其相关时序图如3所示。根据以上高速采样

FPGA芯片在高速数据采集缓存系统中的应用,标签：eda技术,eda技术实用教程,http://www.88dzw.com

　　AT84AD001B有MODE、CLK、LDN及DATA等4个引脚用于三线串口配置。其中，MODE为高时，启用三线串口，设计时可将此引脚接入FPGA中，以便在FPGA中可以根据自身需要进行MODE的置0与置1的配置；CLK为三线串口的配置时钟输入引脚，该引脚允许输入的最大时钟频率是50 MHz，本设计的输入时钟为20 MHz，可以符合要求；LDN为通过三线串口配置寄存器的开始和结束信号的输入引脚；DATA为三线串口的寄存器配置数据输入引脚。

　　每个三线串口寄存器所需输人的配置数据包括3 bit的寄存器地址和16 bit送人该寄存器的数据，总共需配置8个寄存器，其相关时序图如3所示。

　　根据以上高速采样相关的三线串口组成情况，可以得到如图4所示的AD配置电路。

　　图4中各管脚的定义如下：

　　clk_20m：三线串口时钟输入；

　　rst：复位；

　　ad_mode：配置模式；

　　s_ldn：标志信号脚；

　　s_data：寄存器数据输人；

　　其仿真结果如图5所示，由图5可见，在ldn上升沿时寄存器数据开始输入，每20个周期读入一个寄存器数据。由此结果，即可知配置正确。

　　3.2 大容量FIFO数据缓存模块

　　由于采集的雷达信号数据量很大，所以，本系统通过Quartus中软件自带的宏功能MegaWizardPlag_in Manager来产生一个64 bit×32768words的大容量FIFO，从而有效地利用了这片FPGA的存储资源。其产生的FIFO模块如图6所示。

　　图6中，64位数据由ADC的高速数据采样提供，ADC的I、Q两路数据均为16位宽。为了获得更高的速度以及更大的数据缓存量，在数据进入FIFO之前，可对ADC的采样数据进行数据抽取和拼接，以将两组32位宽的IQ数据拼接成64位宽数据，然后一次送入FIFO中进行缓存。FIFO的wrreq写使能信号由前面提到的视频检测脉冲以及DSP的控制信号共同提供，其中写时钟wrclk与ADC数据拼接时钟同步，读时钟rdclk与DSP时钟同步，FIFO数据出口与DSP总线相连接。

　　系统的其他配置以及外围接口由于不是本文的重点，在此省略不讲。

　　在Ouartus平台下进行时钟分配、三线串口配置等相关处理，以及信号处理模块综合后，所得到的系统资源使用情况如图7所示。然后再利用VisualDSP++5.0平台读取采样信号数据，并用plot进行绘图，即可得到如图8所示的高速采样结果图。

　　4 结束语

　　本文是在参与实际项目的基础上完成的，本系统目前已经应用于某雷达信号处理机中。随着高速器件的开发和利用，数字接收机技术的迅速发展，其信号采集与处理的速度必将更快，处理质量会更好，处理数据量也会更大。（孙杰，冯小平 西安电子科技大学204教研室）

上一页  [1] [2]