基于FPGA的宽带数字接收机变带宽数字下变频器设计

文章摘要： 摘 要： 基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽灵活配置。硬件调试结果验证了本设计的有效性。变带宽数字下变频器（VB-DDC）可以对多种带宽的输入信号进行处理，因此在雷达、通信、电子侦察等领域有广泛应用。商用数字下变频器，如Intersil公司单通道DDC HSP50214B，虽然可以实现处理带宽可变，但是其最高输入数据采样率只有65 MHz[1]，而且由于其采用

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    摘  要： 基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽灵活配置。硬件调试结果验证了本设计的有效性。

　　变带宽数字下变频器（VB-DDC）可以对多种带宽的输入信号进行处理，因此在雷达、通信、电子侦察等领域有广泛应用。商用数字下变频器，如Intersil公司单通道DDC HSP50214B，虽然可以实现处理带宽可变，但是其最高输入数据采样率只有65 MHz[1]，而且由于其采用多级级联积分梳状滤波器(CIC)的传统下变频结构，处理带宽不超过1 MHz，不适合作为宽带数字接收机的数字下变频器。基于多相滤波结构的宽带DDC可以处理宽带信号，但是处理带宽一般固定，而且当需要处理信号的带宽很窄时，因为抽取因子变大，所需乘法器数目增多，因乘法器的工作频率降低，所以其资源利用率很低。

　　本文基于Altera公司的Stratix II EP2S60F672C4设计的VB-DDC，结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽进行灵活配置。当A/D输出中频信号采样率为100 MS/s时，本文设计的这种VB-DDC信号处理带宽可在40 MHz~8 kHz的范围内灵活配置，输出基带信号数据率可在50 MS/s~112 kS/s的范围内变化。

　　1 系统结构

　　本文设计的VB-DDC用于如图1所示的宽带数字接收机中频处理系统中，该系统硬件主要由1片FPGA(Altera公司Stratix II 系列的EP2S60F672C4)、AD公司的宽带A/D转换器AD*5(14 Bit，最高采样率达105 MS/s)[2]，以及TI公司的达芬奇系列数字信号处理器TMS320DM6437组成。

　　系统数据流程如图1所示，A/D采样的中频模拟信号输出至FPGA，FPGA中的VB-DDC将中频信号下变频至基带，再通过McBSP接口将基带信号传给DSP进行解调、功率谱估计等数字信号处理，最后DSP再将结果通过以太网送至上位机PC进行显示。同时，VB-DDC可通过McBSP接口接收上位机PC传来的配置参数，实现DD动态配置。

　　本文主要讨论该系统中的FPGA部分，其内部各模块框图如图2所示。

　　2 窄带滤波器组模块

　　窄带滤波器组模块基于传统数字下变频结构，其内部框图如图3所示。为了实现滤波器组处理带宽可变，HB及FIR滤波器的滤波器系数均可变，并且CIC滤波器的抽取因子可以在2~32范围内灵活选择，FIR滤波器输出后也可选择直接输出至下级或者2倍抽取后输出至下级。这样窄带滤波器组总的抽取因子可在4~128范围内变化，即可根据信号处理带宽使输出数据率在25 MS/s~0.781 25 MS/s之间灵活改变，实现窄带VB-DDC的功能。

　　3 多相滤波结构的宽带滤波器

　　在本设计中，当信号带宽大于1 MHz时，由宽带滤波器处理。AD采样率100 MS/s时，设计宽带滤波器：通带0.5 MHz，阻带起始频率1.8 MHz，通带波纹0.1 dB，阻带抑制比为84 dB，调用MATLAB中函数firpm设计滤波器，计算所需的滤波器阶数为266。

　　为了实现266阶的FIR滤波器，采用基于多相滤波的乘法器时分复用结构。多相因子取38，抽取因子取7。

　　数据排序分组原理如图4所示，其中FIFO1~FIFO38的38个独立的存储器用38个深度为7、位宽为18的FIFO实现。FIFO的个数由多相因子决定，为了实现处理带宽可变，输出信号数据率可变，抽取因子可在1~7之间选择，FIFO的深度由抽取因子决定，可在1~7之间配置。由L1~L38输出的数据应乘以对应的滤波器系数，然后将这38个乘积累加，则可得到多相滤波的输出，如图5所示。

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