基于FPGA的自适应谱线增强系统设计

文章摘要：3 系统结构ALE系统总体包括：模／数转换、FPGA核心处理、片外RAM、电源等。前端采用TLC5510完成模拟信号的采集，并以数字信号的形式传递给FPGA。FPGA部分是整个系统的核心，其实现模／数转换器时序控制、内部数据缓存FIFO、片内时钟合成、谱线增强算法以及片外RAM控制。经过谱线增强后的数据存入片外RAM芯片CY7C1021V。电源提供整个系统需要的3.3 V和5 V以及TLC5510的参考电压。系统结构如图4所示。TLC5510是TI公司的高速模／数转换器，可以用于视频处理、高速数据转换等领域，它的转换速率达到20 Mb／s，采用高速AD芯片是为了与FPGA的高速处理能力相匹配

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　　3  系统结构

　　ALE系统总体包括：模／数转换、FPGA核心处理、片外RAM、电源等。前端采用TLC5510完成模拟信号的采集，并以数字信号的形式传递给FPGA。FPGA部分是整个系统的核心，其实现模／数转换器时序控制、内部数据缓存FIFO、片内时钟合成、谱线增强算法以及片外RAM控制。经过谱线增强后的数据存入片外RAM芯片CY7C1021V。电源提供整个系统需要的3.3 V和5 V以及TLC5510的参考电压。系统结构如图4所示。

　　TLC5510是TI公司的高速模／数转换器，可以用于视频处理、高速数据转换等领域，它的转换速率达到20 Mb／s，采用高速AD芯片是为了与FPGA的高速处理能力相匹配。EP2C8F256C6是Altera公司的生产的CycloneⅡ系列的FPGA，片内具有162 Kb的片内存储器和36个18×18 b片内乘法器，可以用于实现复杂数字信号算法。片内存储器基于流行的M4K存储器块，可以支持广泛的配置方式，包括RAM，ROM、先入先出(FIFO)缓冲器以及单端口和双端口模式等。片内乘法器是低成本数字信号处理(DSP)应用的理想方案。这些乘法器可用于实现通用DSP功能，如有限冲击响应(FIR)滤波器、快速傅里叶变换、相关器、编／解码器以及数控振荡器(NCO)。EP2C8F256C6提供高级外部存储器接口支持，允许开发人员集成外部单倍数据速率(SDR)、双倍数据速率(DDR)、DDR2 SDRAM器件以及第2代4倍数据速率(QDRⅡ)SRAM器件。片内具有时钟管理模块，利用PLL实现片内时钟合成，使数据处理速率远高于信号采集速率，以满足实时性要求。在FPGA内部首先实现TLC5510的采样控制，采样信号先要存人片内FIFO，当每次ALE算法迭代完成后，取出FIFO中的数据，更新处理数据。需要处理的数据经过信号延迟处理和LMS自适应滤波算法后得到谱线增强的信号。片内时钟合成模块为系统提供时钟信号，利用片内PLL对晶振时钟倍频和分频，为片内提供600 MHz时钟和片外TLC5510以及RAM提供10 MHz时钟。为了保证数据精度。经过ALE处理后的数据以16位二进制数字信号输出。片外存储器选用64K×16 b静态RAM芯片CY7C1021V，它的读／写控制时序也由FPGA实现。

　　3.1  TLC5510的控制

　　TLC5510是8位高速模数转换器，以流水线的工作方式进行采样，在每一个时钟周期启动1次采样、完成1次采样，采样在时钟下降沿进行，经过2.5个时钟周期后输出转换结果。设计中根据采样时序，用状态机来描述采样控制过程，实现了采样的控制。实现状态交替的VHDL代码如下：

　　3.2  采样信号延迟

　　为了实现延时，FPGA片内开辟了3个缓冲区，分别是输入、时延、权值缓冲区。采样后的数据首先存入片内数据缓存FIFO，进入待命状态。时延缓冲区实现△长度的时延，权值缓冲区储存权值。其中，时延缓冲区和输入缓冲区地址是连续的。时延缓冲区的长度由延迟△决定，输入缓冲区和权值缓冲区的长度由权值的维数决定。缓冲区的实现是在VHDL语言编写的程序中定义存储数据的向量，这些数据向量的数据类型定义如下：

　　其中：ARRAY_N1BIF定义的是滤波器参数向量的数据类型；ARRAY_N1BIYX定义的延迟后信号向量的数据类型；ARRAY_N1BIT定义的是输入信号向量的数据类型；ARRAY_N2BIT定义的是谱线增强后信号向量的数据类型；W1是采样数据的宽度，这里为8；Delay是延时长度；L是滤波器阶数。

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