一种高效咬尾卷积码译码器的设计与仿真

文章摘要：计算出需要2次加法。对于LTE中约束长度为7的TBCC来说，总共有64个状态，可以分别在两个蝶形图里面使用(符号会有所变化)，这样，加法器就减小为32，加上每个路径度量更新还需要一个加法器，这样共需要的加法器为32+64=96，比之前未简化的算法少用了32个加法器。2．3 回溯回溯的深度(Trace back Depth)必须大于编码深度(Coding Depth)，这是因为，经过回溯CD的长度，所有的幸存路径均会收敛。每次回溯时，所有幸存路径都需要从内存里面读出TD个状态，同时将有TD-CD个判断之后的比特送入LIFO。回溯之后，会有TD-CD的内存空间可写，另外在回溯时，还需要TD-CD个

一种高效咬尾卷积码译码器的设计与仿真,标签：eda技术,eda技术实用教程,http://www.88dzw.com

　　计算出需要2次加法。对于LTE中约束长度为7的TBCC来说，总共有64个状态，可以分别在两个蝶形图里面使用(符号会有所变化)，这样，加法器就减小为32，加上每个路径度量更新还需要一个加法器，这样共需要的加法器为32+64=96，比之前未简化的算法少用了32个加法器。

　　2．3 回溯

　　回溯的深度(Trace back Depth)必须大于编码深度(Coding Depth)，这是因为，经过回溯CD的长度，所有的幸存路径均会收敛。每次回溯时，所有幸存路径都需要从内存里面读出TD个状态，同时将有TD-CD个判断之后的比特送入LIFO。回溯之后，会有TD-CD的内存空间可写，另外在回溯时，还需要TD-CD个内存空间来保存进来的数据，这样，内存空间就共需TD+(TD-CD)=2TD-CD。在此可取典型值TD=96，CD=72。

　　2．4 FPGA的实现

　　本设计采用的FPGA芯片为Altera的STratixIIIEP3SL340系列器件，其在QuartusII9．0下综合出来的RTL视图如图5所示。其布线后所占用的资源如表l所列。

　　3 仿真验证

　　本文采用的开发流程是先在matlab下仿真出浮点算法的性能，然后根据系统要求用C实现定点模型，在和浮点的版本比较后，再采用Ver-ilog实现。由于用verilog做性能仿真比较慢，本文采用的仿真和验证方法是在定点C下做性能仿真，然后将C版本的输入输出作为黄金参考数据，再用modelsim仿出vetilog版本的数据和参考数据做对比，如果数据完全一样，则验证通过，否则调试verilog语言并追踪错误。

　　验证选择的码长为1080，将TBCC解码器放在4×4 MIMO接收机里，可得到如图6所示的SNR曲线。

　　由图6可知，在SNR很小的时候，TBCC解码器的性能反而较硬判决会下降，这是由于SNR太小，TBCC已经无法从很少的已知信息中纠正其他的错误信息。而当SNR较大时，TBCC解码器就可以从相对多的已知信息中纠正错误信息。由图6可见，在误码率为10-3以下时，TBCC能够获得约2l dB的增益。

　　4 结束语

　　该解码器已经用在MIMO接收机的FPGA版本中。并且经过实验室测试，能够成功的解码出咬尾卷积编码，并具有较好的性能。另外，该解码器在实现上用的硬件资源很少，这可为整个系统的集成奠定基础。

上一页  [1] [2]