如何减少传输线效应

文章摘要：如何减少传输线效应高速电路传输线效应是指系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，则必须使用高速电路设计知识才能使之正常工作。因此，只有通过高速电路仿真和先进的物理设计软件，才能实现设计过程的可控性。一、传输线效应传输线模型中，传输线会对整个电路设计带来以下效应。包括反射信号、延时和时序错误、过冲(上冲/下冲)、串扰、电磁辐射。1、反射信号在高速电路中，信号的传输如上图所示，如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不可预期效应，使信号轮廓失真。当失真变形非常显着时可导致多种错误，引起设计失败。同

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如何减少传输线效应

高速电路传输线效应是指系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，则必须使用高速电路设计知识才能使之正常工作。因此，只有通过高速电路仿真和先进的物理设计软件，才能实现设计过程的可控性。
　　一、传输线效应
　　传输线模型中，传输线会对整个电路设计带来以下效应。包括反射信号、延时和时序错误、过冲(上冲/下冲)、串扰、电磁辐射。
　　1、反射信号
　　在高速电路中，信号的传输如上图所示，如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不可预期效应，使信号轮廓失真。当失真变形非常显着时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显着增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
　　反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。

　　
　　2、延时和时序错误
　　信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。
　　通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。
　　3、过冲
　　过冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。

　　
　　4、串扰
　　串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。
　　信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。

　　
　　5、电磁辐射
　　EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。

　　
　　二、避免传输线效应的方法
　　1、严格控制关键网线的走线长度
　　如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就要通过软件仿真来定位走线.走线的精确长度需物理软件(如:PADS等)控制.

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