基于CPLD的函数信号发生器设计

文章摘要：该程序需要较大的RAM，以便进行波形存储、失真度分析等操作。2.3 参数计算频率参数计算如下：波形频率范围为20 Hz～20 kHz；步进为10 Hz。因为根据公式：fout=Nfclk／2M，△f=fclk／2M=10 Hz，因此选取的时钟频率必须为2 MHz。另外要保证20 kHz以上时，取样点数都是64点，这样时钟频率必须大于10 MHz。该系统的时钟频率采用80 MHz。综合考虑，相位累加器的时钟频率fx根据公式fx=fclk／(2Nfout)选取，相位累加器位数为16位，频率步进为fs=fx／216=10。相位增量寄存器为16位，故最高输出频率为20 kHz。D／A转换器的转换时间为

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　　该程序需要较大的RAM，以便进行波形存储、失真度分析等操作。

　　2.3 参数计算

　　频率参数计算如下：

　　波形频率范围为20 Hz～20 kHz；步进为10 Hz。因为根据公式：fout=Nfclk／2M，△f=fclk／2M=10 Hz，因此选取的时钟频率必须为2 MHz。另外要保证20 kHz以上时，取样点数都是64点，这样时钟频率必须大于10 MHz。该系统的时钟频率采用80 MHz。综合考虑，相位累加器的时钟频率fx根据公式fx=fclk／(2Nfout)选取，相位累加器位数为16位，频率步进为fs=fx／216=10。相位增量寄存器为16位，故最高输出频率为20 kHz。

　　D／A转换器的转换时间为1μs，可以保证在输出频率为1 MHz时，输出64个样点。用单片机输出控制信号与数据，CPLD芯片作为系统实现。

　　2.4  幅度控制

　　D／A转换器是实现幅度可调和任意输出的关键，以此来控制信号发生器的输出电压。D／A转换器中电流的建立时间将直接影响到输出的最高频率。该系统采用的是DAC0832，电流建立时间为1μs，在最高频率点，一个周期输出64个点，可输出20 Hz～20 kHz的频率信号。幅度控制用8位D／A控制，最高峰值为12.7 V，因此幅度分辨率为0.1 V。

　　2.5  滤波、缓冲输出电路

　　D／A转换器输出后，正弦波通过滤波电路、输出缓冲电路对信号去毛刺，使信号平滑且具有负载能力。运放选用高速宽带运放TL084，截止频率约为1 MHz，20 kHz以内幅度平坦。

　　为了保证稳幅输出，选用OCL功放电路，得到的频率特性好，波形失真小，具有很强大的电流驱动能力。实际电路测量结果表明，当负载为100 Ω，输出电压峰值为12 V时，带宽大于20 kHz，幅度变化小于±1／100。

　　3 调  试

　　调试过程分三大部分：硬件调试、软件调试、软硬件联调。电路按模块调试，各模块逐个调试通过后再联调。单片机软件先在最小系统板上调试，确保外部EPROM和RAM工作正常之后，再与硬件系统联调。

　　3.1 软件调试

　　该系统的软件系统很大，全部用80C196来编写，由于一般仿真器对196的支持都有一定的缺陷，调试比较复杂。除了语法差错和逻辑差错外，当确认程序没问题时，通过直接下载到单片机来调试。采取的是自上到下的调试方法，即单独调试好每一个模块，然后再连接成一个完整的系统调试。

　　3.2 硬件调试

　　(1)CPLD控制电路的调试。该系统的CPLD采用EPM7128SLC84-15。调试时，使用存储示波器显示CPLD的输出波形，以发现时序与仿真结果是否有出入，便于找出硬件电路中的故障。

　　(2)高频电路抗干扰设计。CPLD的时钟频率很高，对周围电路有一定影响。这里采取一些抗干扰措施，如尽量缩短引线，减少交叉，使每个芯片的电源与地之间都接有去耦电容，并将数字地与模拟地分开、敷铜等。实践证明，这些措施对消除某些引脚上的“毛刺”及高频噪声的效果很好。

　　(3)运算放大器的调试。由于输出频率为20 Hz～20 kHz，因此对放大器的带宽有一定要求，所以在调试滤波电路和缓冲输出电路时，都选择了高速宽带运放TL084。

　　3.3  软、硬联调

　　该系统软件与硬件之间的联系不是十分紧密，一般是软件计算完毕后，将数据存入ROM，CPLD读取单片机系统的数据，进行运算、逻辑分析，从而产生波形。因此在软、硬件都基本调通的情况下，系统的软、硬件联调难度不大。输出波形的频率范围测试数据如表1所示。

　　由表1可以看出，在频率稳定度方面，正弦波、方波、三角波在带负载的情况下均十分稳定，这正体现了DDFS技术的特点，输出频率稳定度和晶振稳定度在同一数量级。脉冲波占空比的调试如表2所示。

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