利用FPGA协处理器提升无线子系统的性能

文章摘要：目前有一个日益重要的工具提供商团队，其产品通过C/C++到逻辑门的设计流程把开发提升到电子系统级(ESL)。ESL设计工具的目的是提供一种完备的系统级方法，以便生成和集成硬件加速功能以及控制这些功能的处理器的控制代码。没有哪一种高级语言或软件工具能适合当今复杂系统中所见的所有不同单元。语言和设计流程的选择取决于客户，有时取决于具体的工程师。因此，Xilinx开发了一套齐全的集成功能，以满足客户需求并提供最佳设计环境(见图3)。图3：系统级到 FPGA 设计流程。本文小结另外，Xilinx正在斥巨资提供一套功能广泛的高价值IP、电路板和参考设计，以涵盖射频卡和基带应用中的许多关键部分，其中包括F

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　　目前有一个日益重要的工具提供商团队，其产品通过C/C++到逻辑门的设计流程把开发提升到电子系统级(ESL)。ESL设计工具的目的是提供一种完备的系统级方法，以便生成和集成硬件加速功能以及控制这些功能的处理器的控制代码。

　　没有哪一种高级语言或软件工具能适合当今复杂系统中所见的所有不同单元。语言和设计流程的选择取决于客户，有时取决于具体的工程师。因此，Xilinx开发了一套齐全的集成功能，以满足客户需求并提供最佳设计环境(见图3)。

图3：系统级到 FPGA 设计流程。

　　本文小结

　　另外，Xilinx正在斥巨资提供一套功能广泛的高价值IP、电路板和参考设计，以涵盖射频卡和基带应用中的许多关键部分，其中包括FFT/iFFT、调制、数字上下变频和波峰系数的降低电路等。

　　这一重点举措的一个例子是开发针对特定无线标准和FPGA架构优化的行业领先的高性能FEC功能，如Turbo编码器和解码器。正如我们在分析3GLTE延迟和Turbo解码器流量要求时所示，FEC功能的硬件加速及其对系统架构的作用在现代无线设备设计中是日渐紧要的当务之需。

　　虽然一些专家级DSP处理器陆续以嵌入式模块的形式集成这类功能，但是，从制订出符合新无线标准的FEC功能参数到形成嵌入式加速模块出现在硅片中，通常需要好几个月。一旦实现了嵌入，也还会有遗留的难题，偶尔还会有嵌入式模块中的功能并非都能按要求工作的局面出现。同时，标准演化迅速，现标准中不时纳入一些固定嵌入式模块不能支持的新要求。

　　鉴于这些情况，设计人员需要灵活性。他们希望有能力迅捷地开发和部署FEC之类复杂基带功能，然后根据现场试验的反馈和标准化工作的进展去修改这些功能。或许他们希望加入自己的专有IP，以便在市场上显示其解决方案别具一格。正因为是在这种情况下，设计人员不应只考虑某提供商眼下提供的解决方案组合，还应了解这些解决方案是否容易修改以及该提供商能够提供哪种水平的支持和工具。

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