基于VHDL的图像传感器TCDl206的驱动设计

文章摘要：3．2驱动电路设计驱动电路的作用是给CCD提供正常工作所需要的逻辑时序脉冲和偏置工作电压．并在CCD的输出端把光电转换得到的电荷量转变成电压量输出。驱动脉冲信号的波形、相位、前后沿时间等对器件工作有很大影响。为了保证CCD工作稳定可靠．必须设计符合CCD正常工作要求的时序脉冲和驱动控制电路，驱动控制脉冲与CCD良好配合，才能充分发挥CCD的光电转换、电荷存储和电荷转移等功能。不同型号的CCD要求的工作参数不同，很难设计一种驱动控制电路同时满足多种CCD工作需要，即使是相同像元数的CCD器件，若型号不同也不具有互换性。TCDl206传感器的驱动脉冲都为周期性方波，但周期和占空比不同。其4路驱动脉

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　　3．2驱动电路设计

　　驱动电路的作用是给CCD提供正常工作所需要的逻辑时序脉冲和偏置工作电压．并在CCD的输出端把光电转换得到的电荷量转变成电压量输出。驱动脉冲信号的波形、相位、前后沿时间等对器件工作有很大影响。

　　为了保证CCD工作稳定可靠．必须设计符合CCD正常工作要求的时序脉冲和驱动控制电路，驱动控制脉冲与CCD良好配合，才能充分发挥CCD的光电转换、电荷存储和电荷转移等功能。不同型号的CCD要求的工作参数不同，很难设计一种驱动控制电路同时满足多种CCD工作需要，即使是相同像元数的CCD器件，若型号不同也不具有互换性。

　　TCDl206传感器的驱动脉冲都为周期性方波，但周期和占空比不同。其4路驱动脉冲之间需要满足特定的时序关系：根据驱动脉冲时序图可知在1个SH周期中至少有l 118个φ1脉冲。即TSH>l 118T1，T1为驱动脉冲φ1的周期。这里选择TSH=1 128T1。在SH为高电平期间，要求φ1l与φ2有一个大于SH=1持续时间的宽脉冲，这是由于此时像元中的电荷正在向两列寄存器中转移，如果在此期间φ1与φ2有上升或下降沿出现，则会造成电荷转移不完全的情况。时钟脉冲φ1，φ2频率的最大值是l MHz，典型值是0．5 MHz。复位脉冲RS频率的最大值是2 MHz，典型值是1 MHz。本设计中都选用典型值。而且φ1、φ2必须反相，占空比l：l；SH的高电平脉冲宽度要小于φ1，φ2；RS与CLK时钟的占空比为l：4。

　　3．2．1原理图设计

　　确定SH、φ1、φ2和RS的参数后，则可根据它们之间的时序关系设计硬件逻辑图，如图3所示。

　　本设计利用CPLD作为硬件设计平台，它具有较高的灵活性，电子电路设计完成后，如果需修改时序逻辑。只需重写CPLD内部逻辑电路即可。因此，CPLD非常适合用于设计CCD驱动电路。

　　各个模块的设计采用VHDL语言描述。采用4 MHz的时钟CLK作为输入的时钟，Dl模块用于将时钟信号进行8分频，将4 MHz的时钟频率分成0．5 MHz。D2模块是将时钟频率分成l MHz，占空比为l：4。COUNTERll28模块和NCOUNTERll28模块分别是上升沿和下降沿计数，计数范围在0～1128之间循环，在前两个时钟为高电平，其余时间都为低电平。

　　电路实现是先用D1模块将4 MHz的时钟频率分成0．5 MHz，用0．5 MHz的脉冲作为COUNTERll28和NCOUNTERll28的输入端，将COUNTERll28和NCOUNTERll28的输出相与，输出结果就是SH，将D1和COUNTERll28以及NCOUNTERll28的输出进行逻辑或，则得到φ1，再将φ1反相，得到φ2，由D2模块可直接得到RS。

　　3．2．2模块电路的VHDL设计

　　每个模块的VHDL设计都包括如下部分：1)定义所需的库函数；2)定义输入、输出端口；3)对设计所需预置数初始化；4)相关功能的实现语句。CCD驱动程序主体部分设计如下：

　　4 设计结果仿真

　　图4是在Altem公司的QUARTUS II开发系统中仿真的波形．从图中可以看出，产生的4路驱动脉冲完全满足TCDl206所需的时序脉冲，达到驱动要求。

　　5 结束语

　　VHDL是一种自上向下设计的硬件描述语言，同时又具有高级语言的特性，这使得用这种硬件描述语言设计的逻辑功能比较容易实现。同时VHDL语言具有很好的可重用性和可移植能力，能够减轻工作量。利用VHDL设计整个传感器的驱动，并与硬件原理图相结合，不同于以往以单纯的硬件设计实现，这样不仅利于修改而且设计周期短。因此，基于VHDL对TCDl206驱动电路的设计是一种较实用的设计方案。（电子科技 作者：崔朋朋，刘艳萍，杨玉芝 河北工业大学）

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