VHDL设计的串口通信程序
[09-12 18:30:53] 来源:http://www.88dzw.com EDA/PLD 阅读:8432次
文章摘要: IF (div_reg = div_par - "0000000000000001") THEN div_reg <= "0000000000000000"; ELSE div_reg <= div_reg + "0000000000000001"; END IF; END IF; END PROCESS; PROCESS(clk,rst) 分频得到8倍波特率的时钟 BEGIN
VHDL设计的串口通信程序,标签:eda技术,eda技术实用教程,http://www.88dzw.comIF (div_reg = div_par - "0000000000000001") THEN
div_reg <= "0000000000000000";
ELSE
div_reg <= div_reg + "0000000000000001";
END IF;
END IF;
END PROCESS;
PROCESS(clk,rst) 分频得到8倍波特率的时钟
BEGIN
IF (NOT rst = ’1’) THEN
clkbaud8x <= ’0’;
ELSIF(clk’EVENT AND clk=’1’)THEN
IF (div_reg = div_par - "0000000000000001") THEN
clkbaud8x <= NOT clkbaud8x;
END IF;
END IF;
END PROCESS;
PROCESS(clkbaud8x,rst)
BEGIN
IF (NOT rst = ’1’) THEN
div8_rec_reg <= "000";
ELSE IF(clkbaud8x’EVENT AND clkbaud8x = ’1’) THEN
IF (recstart = ’1’) THEN 接收开始标志
div8_rec_reg <= div8_rec_reg + "001";接收开始后,时隙数在8倍波特率的时钟下加1循环
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(clkbaud8x,rst)
BEGIN
IF (NOT rst = ’1’) THEN
div8_tras_reg <= "000";
ELSE IF(clkbaud8x’EVENT AND clkbaud8x = ’1’) THEN
IF (trasstart = ’1’) THEN
div8_tras_reg <= div8_tras_reg + "001";发送开始后,时隙数在8倍波特率的时钟下加1循环
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(div8_rec_reg)
BEGIN
IF (div8_rec_reg = "111") THEN
clkbaud_rec <= ’1’; -在第7个时隙,接收
ELSE
clkbaud_rec <= ’0’;
END IF;
END PROCESS;
PROCESS(div8_tras_reg)
BEGIN
IF (div8_tras_reg = "111") THEN
clkbaud_tras <= ’1’; 在第7个时隙,发送使能信号有效,将数据发出
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