一种基于移位寄存器的CAM的Verilog HDL实现

文章摘要：完整的CAM结构框图见图3。3 基于移位寄存器的CAM的Verilog HDL实现硬件描述语言VerilogHDL是一种应用于电路设计的描述语言，具有行为级、寄存器传输级、逻辑门级和开关级等多层次描述。它简单易读，描述与工艺无关，并且得到许多EDA工具的支持。利用Verilog HDL语言进行电路设计可以大大节省设计时间和成本。本设计以一个数据项字宽为16位、深度为8的CAM为例，进行Verilog HDL设计，并利用Xilinx Virtex系列中XCV1000器件进行综合。综合后的仿真分析表明，该方案是合理可行的。图4为匹配查找的时序仿真结果，CAM中预先放入了0019H，001AH，…，

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完整的CAM结构框图见图3。

3 基于移位寄存器的CAM的Verilog HDL实现

硬件描述语言VerilogHDL是一种应用于电路设计的描述语言，具有行为级、寄存器传输级、逻辑门级和开关级等多层次描述。它简单易读，描述与工艺无关，并且得到许多EDA工具的支持。利用Verilog HDL语言进行电路设计可以大大节省设计时间和成本。

本设计以一个数据项字宽为16位、深度为8的CAM为例，进行Verilog HDL设计，并利用Xilinx Virtex系列中XCV1000器件进行综合。综合后的仿真分析表明，该方案是合理可行的。

图4为匹配查找的时序仿真结果，CAM中预先放入了0019H，001AH，…，001DH五个数据。CLK为系统时钟，DATA_IN为数据输入，MATCH_ENABLE为读CAM（查找）允许信号，GLOBAL_RST为全局清零信号，R_MATCH_ADDR为匹配地址输出信号，R_MATCH_OK为是否发生匹配信号。从仿真波形可以看出，输入数据经过两个时钟周期，输出匹配信息，包括是否匹配和相匹配的存储数据项的地址。如果不匹配，是否匹配的信号为0，而输出地址线不变。

本方案以移位寄存器设计CAM，在写模式下需要16个时钟周期完成一个数据项的写入；读模式仅需一个时钟周期。它具有速度快、易于重新配置、易于扩展等特点。本方案中的CAM利用Xilinx Virtex系列器件实现，时钟最高频率可达80MHz以上。以本方案为基础，扩展到32位、36位的实用化CAM已运用于网络协处理器的仿真测试中，并取得了较好的效果。

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