利用FPGA实现多路话音/数据复接设备

文章摘要：摘 要： 本文利用FPGA完成了8路同步话音及16路异步数据的复接与分接过程，并且实现了复接前的帧同步捕获和利用DDS对时钟源进行分频得到所需时钟的过程。该设计的控制模块由VHDL语言完成，最后利用Xilinx公司的ISE工具和Modelsim工具完成了该设计的行为仿真、布局布线仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。 关键词： 数据复接；DDS；数据分接；m序列；FPGA 1．引言 --- 随着现代通信向着多业务方向发展，为了节省信道资源、降低调制解调设备的复杂度，数据复接设备得到了更充分的利用。它能将多路不同类型的数据流复接成一路高速数据流，通过信道传输，在收端分接出发端对应的数

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摘 要： 本文利用FPGA完成了8路同步话音及16路异步数据的复接与分接过程，并且实现了复接前的帧同步捕获和利用DDS对时钟源进行分频得到所需时钟的过程。该设计的控制模块由VHDL语言完成，最后利用Xilinx公司的ISE工具和Modelsim工具完成了该设计的行为仿真、布局布线仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。

关键词： 数据复接；DDS；数据分接；m序列；FPGA

1．引言

--- 随着现代通信向着多业务方向发展，为了节省信道资源、降低调制解调设备的复杂度，数据复接设备得到了更充分的利用。它能将多路不同类型的数据流复接成一路高速数据流，通过信道传输，在收端分接出发端对应的数据流，以实现多业务双向通信。

--- 这里利用了XILINX公司的VIRTEX－ⅡPRO系列FPGA实现了数据复接、数据分接及帧同步过程。之所以选用FPGA完成设计功能，是由于数据复接、分接涉及大量的时序过程，FPGA综合工具应用了广泛的时序调整与流水处理技术以改善时序电路性能。巧妙地应用流水处理技术，可以实现输入输出端口之间寄存器的移动和均衡实现逻辑的分隔，并且不会对原有设计引入额外的处理等待延迟，可以实现高性能设计的高效率综合，确保最优的时序性能。该设备输入端是8路话音，16路数据，其中8路并行输入的话音均分为V1、V2，16路并行输入的异步数据均分为d1、d2，设备完成将并行输入复接为一路高速数据流（复接后的帧格式见图3）经过信道传送后再由分接模块分解出各个支路。设计流程图见图1所示。

--- 本文结构安排如下：首先，介绍引言部分；其次，对数据复接分接、帧头同步捕获以及由DDS进行时钟分频做了详细的设计分析，并给出了相应的设计流程图和原理图；再次，分析仿真结果，从结论对设计过程进行验证；最后，总结全文。

2．数据复接方法与实现
--- 数字复接的方法主要有按位复接、按字复接和按帧复接三种。按位复接又叫比特复接，即复接时每支路依次复接一个比特。按位复接方法简单易行，设备也简单，存储器容量小，目前被广泛采用，其缺点是对信号交换不利。按字复接，一个码字有8位码，它是将8位码先储存起来，在规定时间对各个支路轮流复接，这种方法比较复杂，具体原因后续分析。还有一种是按帧复接，这种方法的存储容量要求太大，而且不适用于同步与异步复接情况。这里选用按字复接，原因是经过ADPCM编码后进入的话音数据为4bit并入（共2路），这里将一组V1,V2看为8bit（1个字），数据异步接收后出来的数据，每组也为8bit。

--- 在设计数据复接与分接设备过程中，主要有用DDS生成所需时钟、帧结构定义、码速调整、控制模块设计、帧同步头捕获设计几大难点，现分别做一说明：

--- 1) DDS生成时钟：本设计的晶振为30MHz，由总体考虑所需的话音时钟为8kHz，异步数据为117kHz。所以可以先由30MHz时钟源由DDS得到4.096MHz的时钟，再由4.096MHz这个时钟进行512分频得到8kHz时钟，由4.096MHz时钟进行35分频得到117kHz时钟，具体原理图见图2。对于DDS控制字的求解针对此设计可由以下公式得到32位码字：(见书P50）

--- 其中gen_constant为生成控制字的模块，clk_512和clk_35为分频模块。

--- 2) 帧结构定义：对于输入话音V1和V2其写入时钟为8kHz的同步时钟，数据d1和d2其写入时钟为117kHz的异步时钟。帧同步头选用2个255bit的m序列后补一个0作为256bit同步头，并存放在ROM中。他们经过复接后得到117kHz的高速数据流，送入信道，接收端通过同步头捕获模块进行帧同步，捕获后由数据分接模块进行分路，得到发端对应的8路话音，16路数据。由于本设计输入端还需要插入数据指示、话音信令等码元（以供区分业务类别），在此，我分析了复接端多路输入时钟与合路后读取时钟的关系，同时综合考虑同步话音的解复接后的连续性以及异步数据的重要性等问题，定义如图2的帧格式。

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