FPGA在多制式视频转换系统中的应用

文章摘要： 图4总线切换控制原理图 同时, 由系统实现原理分析可知, 视频制式变换的关键在于扫描频率变化, 即,AD采样时钟频率和DA图像恢复时钟频率。这部分数字频率在系统中是由外部锁相环(PLL) 和FPGA 中的可变分频计数器实现的。其原理图如图5 所示。 图5数字锁相环原理图 与普通锁相环不同的是, 利用FPGA 的可编程性, PLL的参考频率可以由单片机配置的分频数随意更改, 使数字频率合成电路有较高的稳定性、灵活性和灵敏度。3. 3FIFO 控制模块 考虑到非标准视频信号一帧图像数据量太大, 一块FIFO 放不下, 同时, 电视信号都采用隔行扫描, 数据流将按奇偶场交替输出,

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图4　总线切换控制原理图
    同时, 由系统实现原理分析可知, 视频制式变换的关键在于扫描频率变化, 即,AD采样时钟频率和DA图像恢复时钟频率。这部分数字频率在系统中是由外部锁相环(PLL) 和FPGA 中的可变分频计数器实现的。其原理图如图5 所示。
 
图5　数字锁相环原理图
    与普通锁相环不同的是, 利用FPGA 的可编程性, PLL的参考频率可以由单片机配置的分频数随意更改, 使数字频率合成电路有较高的稳定性、灵活性和灵敏度。

3. 3　FIFO 控制模块
    考虑到非标准视频信号一帧图像数据量太大, 一块FIFO 放不下, 同时, 电视信号都采用隔行扫描, 数据流将按奇偶场交替输出, 故设计中用两块FIFO A、B 分别存放图像的奇偶帧, 但在图像恢复时为逐行扫描方式, 这就涉及到在两块FIFO 间交替读出数据的问题。设计中, 用两个场同步信号Vsync 间的行同步信号Hsync 做判断, 决定两块F IFO 的读写, 使数据按ABAB..... 逐行读出。该部分代码段如下, 仿真时序图见图6。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ctrl IS
PORT (
vsync, hsync : IN STD_LOGIC;
fifoa_en, fifob_en:OUT STD_LOGIC
);
END ctrl;
ARCHITECTURE behav OF ctrl IS
SIGNAL fifo_en: STD_LOGIC;
BEGIN
PROCESS (hsync, vsync)
BEGIN
IF vsync='0' THEN
fifo_en<= '1';
ELSIF hsync'event AND hsync='0' THEN
fifo_en<= not (fifo_en);
END IF;
END PROCESS;
fifoa_en<= fifo_en WHEN vsync='1' ELSE '1';
fifob_en<= not (fifo_en) WHEN vsync='1' ELSE '1';
END behav;
 
图6　仿真时序图
    在时钟方面, FIFO 写入时钟与AD 采样时钟相等,FIFO 读出时钟与DA 恢复像素时钟相等。实时处理运动帧时, 为不在两场之间出现跳动现象, 读出时钟要高于写入时钟。在实际应用中, 为了产生分频率1024×768, 刷新频率为60 Hz 的VGA 图像, 读出时钟高达46MHz,这样的高速数据处理就必须满足一定的时延要求。以50MHz 时钟为例, 数据与时钟间的最大时延不能超过10ns (像素时钟20ns, 半周期为10ns)。经过FGPA 的Quartus 综合分析, 时钟与数据间的最大延时为3.7ns, 满足系统时延要求。一般地, 这一数据是系统最坏情况下的延时, 实际系统延时将小于仿真数据。

4　结束语
    在数字电路设计中, FPGA 发挥了越来越重要的作用, 随着FPGA 向高密度、低成本方向发展, 目前的一个趋势是把系统级功能放到FPGA 器件中。本文介绍的视频转换系统以FPGA 作为系统主控元件, 不但大大减少了电路版尺寸, 而且增强了系统可靠性和灵活性。在实际测试中, 将非标准隔行视频信号(1024行, 50Hz 场频) 成功地转换成了高清晰度的VGA 图像和标准PAL 电视图像。目前, 该系统已应用于某医院监视系统。

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