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[11-20 16:15:06] 来源：http://www.88dzw.com FPGA 阅读：8292次
文章摘要：其中：Ｖ代表破坏点，＋Ｖ表示＋１，－Ｖ表示－１，＋Ｂ表示＋１，－Ｂ表示－１。图2 HDB3编解码电原理图 在根据上述原理实现ＨＤＢ３编解码的图２电路中，ＢＮＣ１插头送来的ＨＤＢ３信号经变压器Ｔ１、Ｕ４及外围器件组成的单双变换电路后将转换成两路单极性码并送给可编程逻辑电路ＸＣ９５７２Ｕ５的４３、４４脚，然后经过可编程逻辑电路内部解码后，从可编程逻辑电路ＸＣ９５７２Ｕ５的２４、２５脚输出数据和时钟。从Ｕ５的２６、２７引脚输入的数据和时钟经其内部编码后，将从其２和８脚输出，而后再经过Ｕ３以及外围器件和变压器Ｔ１组成的单双变换电路形成ＨＤＢ３码，并从ＢＮＣ２插头输出。３ＦＯＵＮＤＡＴＩＯ
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图2 HDB3编解码电原理图
在根据上述原理实现ＨＤＢ３编解码的图２电路中，ＢＮＣ１插头送来的ＨＤＢ３信号经变压器Ｔ１、Ｕ４及外围器件组成的单双变换电路后将转换成两路单极性码并送给可编程逻辑电路ＸＣ９５７２Ｕ５的４３、４４脚，然后经过可编程逻辑电路内部解码后，从可编程逻辑电路ＸＣ９５７２Ｕ５的２４、２５脚输出数据和时钟。从Ｕ５的２６、２７引脚输入的数据和时钟经其内部编码后，将从其２和８脚输出，而后再经过Ｕ３以及外围器件和变压器Ｔ１组成的单双变换电路形成ＨＤＢ３码，并从ＢＮＣ２插头输出。
３ ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ开发工具
ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ是开发ＸＩＬＩＮＸ公司可编程逻辑产品（包括ＣＰＬＤ和ＦＰＧＡ系列）的软件工具包。利用ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ提供的设计环境和设计工具，可以灵活高效地完成各种数字电路设计。在ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ的设计环境下，对ＣＰＬＤ和ＦＰＧＡ进行设计的过程如下：
（１） ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ的设计输入有图形输入和文本输入两种方式。此外，符号编辑器用于编辑用户的模块符号。在本系统中，笔者使用Ｖｅｒｉｌｏｇ ＨＤＬ语言作为文本输入方式。
（２） 设计实现是在ＦＰＧＡ或ＣＰＬＤ器件内物理地实现所需的逻辑。这个过程由ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ中的核心部分编译器完成。它可依据设计输入文件自动生成主要用于器件编程、波形仿真、延时分析等所需的数据文件。
（３） 设计仿真是由仿真器和时延分析器利用编译器产生的数据文件来自动完成逻辑功能仿真和延时特性仿真（时序仿真）的。通过仿真可以发现设计中的错误与不足，以便对设计进行修改和完善，使其最终达到设计要求。
（４） 仿真结果正确以后，即可进行器件编程。即通过编程器（Ｐｒｏｇｒａｍｍｅｒ）将设计文件下载到ＦＰＧＡ芯片中。以在实际芯片中进行实际信号的时序验证同时就芯片的实际运行性能进行系统测试。
４ ＨＤＢ３的ＣＰＬＤ实现及仿真结果
用ＸＣ９５７２实现ＨＤＢ３编解码设计主要由编码、时钟提取和译码三部分组成。其中编码部分是根据ＨＤＢ３编码原理把二进制码的时钟和数据信号编码成两路单极性的ＨＤＢ３码输出。其编码原理框图如图３所示。
时钟提取是译码的关键部分，原理是３２．７６８ＭＨｚ时钟提取两路ＨＤＢ３单极性码的上升沿，并形成宽度２倍于３２．７６８ＭＨｚ时钟周期宽度的脉冲，然后用此脉冲复位３２．７６８ＭＨｚ时钟的１６Ｂｉｔ计数器，最后根据１６Ｂｉｔ计数器的结果产生２．０４８ＭＨｚ时钟。
译码部分比较简单。它根据ＨＤＢ３码的特点首先检测出极性破坏点，即找出４连零码中添加Ｖ码的位置（破坏点位置），其次去掉添加的Ｖ码，最后去掉４连零码中添加的Ｂ码以将其还原成单极性不归零码。译码原理框图如图４所示。
ＨＤＢ３编解码的ＣＰＬＤ设计可采用上面介绍的ＦＯＵＮＤＡＴＩＯＮ ＩＳＥ ４．２Ｉ 开发工具来实现。设计输入采用Ｖｅｒｉｌｏｇ ＨＤＬ语言完成。设计分为三个模块：时钟模块、编码模块、译码模块。限于篇幅，本文未给出时钟模块、编码模块及译码模块的源代码。有需要者，可和作者联系。
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