用FPGA实现1553B总线接口中的曼码编解码

文章摘要：为了确保设计的可行性，必须对设计进行时序仿真；为了提高芯片的性能及资源利用率，要采用专门的综合软件对设计进行优化、综合。由此采用Synplify7.1进行综合，采用MAX+PLUS II进行时序仿真。在Synplify中使用有效的代码，优化组合逻辑、减少逻辑延时等措施来提高整体性能，还进行了多个文件的分块设计，然后将这些文件映射到顶层文件进行综合，并运用VHDL对单个文件进行编写、仿真和优化。在用到组合逻辑时，Synplify会尽量避免锁存器的出现，节省逻辑单元。Synplify和其它综合软件一样，编译后生成的电子设计交换格式文件（EDIF）可以在MAX+PLUS II或Quartus II

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为了确保设计的可行性，必须对设计进行时序仿真；为了提高芯片的性能及资源利用率，要采用专门的综合软件对设计进行优化、综合。由此采用Synplify7.1进行综合，采用MAX+PLUS II进行时序仿真。在Synplify中使用有效的代码，优化组合逻辑、减少逻辑延时等措施来提高整体性能，还进行了多个文件的分块设计，然后将这些文件映射到顶层文件进行综合，并运用VHDL对单个文件进行编写、仿真和优化。在用到组合逻辑时，Synplify会尽量避免锁存器的出现，节省逻辑单元。Synplify和其它综合软件一样，编译后生成的电子设计交换格式文件（EDIF）可以在MAX+PLUS II或Quartus II 3.0中进行编译、仿真、分配引脚和其它优化处理。因此，采用MAX+PLUS II和Synplify 7.1相结合对FPGA进行设计、优化、综合，可提高系统性能和芯片资源的利用率。

最后本设计在Altara公司ACEX1K系列的FPGA（EP1K100Q208-3）芯片上进行了实现。对于ACEX系列的芯片，它还支持寄存器配平技术、流水线操作、复制逻辑模块、使用LPM函数等技术来提高其整性性能，并针对其特点对设计进行了最后的优化。该编解码顺共占用了218个逻辑单元，占总逻辑资源的4%，这有利于今后对其进行完善和功能的添加。其输入时钟为16MHz，数据速率为1MHz，编码和解码时序波形分别如图6所示。

5 总结及设计通用性

该编码解码器采用自顶向下和自向上相结合的方法进行设计，用VHDL语言输入，用MAX+PLUS II和Synplify分别进行仿真、综合。在设计最后，针对器件进行了再一次的优化，缩短了设计周期，提高了系统性能，并且大大提高了芯片资源的利用率。

本设计具有一定的通用性，它的逻辑大部分只涉及到编、解码器本身；而它与外部的接口十分简单，只要对其读、写及同步字头选择信号进行有效控制，就能使其正常工作。它的设计是十分独立的。另外，由于选择器件资源比较丰富，故对其进行功能添加也十分方便，只需添加电路设计而不必对原有电路进行修改。

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