HDLC的FPGA实现方法

文章摘要： 图5限于篇幅，以上所述仅为设计HDLC电路的大致框架，许多细节已被省略了。4 应用实例根据上述设计方法，已成功地在可编程逻辑芯片上实现了多路HDLC的设计。设计输入在Altera公司的MAX+plus II[4] 10.0版本的软件平台上进行。首先考虑拟设计的电路有多少路HDLC收发器、需要多少内部存储器、工作速率多少、对外部处理器的接口有何要求等。根据这些考虑，以电路图和AHDL语言结合的方法进行设计输入。对于时序电路，主要采用电路图输入的方法；对于地址译码等功能电路，采用AHDL语言描述；对于存储器、锁存器及移位寄存器等，尽量采用MAX+plus II中LPM（参数化模块库）提供的模块来

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图5

限于篇幅，以上所述仅为设计HDLC电路的大致框架，许多细节已被省略了。

4 应用实例

根据上述设计方法，已成功地在可编程逻辑芯片上实现了多路HDLC的设计。
设计输入在Altera公司的MAX+plus II[4] 10.0版本的软件平台上进行。首先考虑拟设计的电路有多少路HDLC收发器、需要多少内部存储器、工作速率多少、对外部处理器的接口有何要求等。根据这些考虑，以电路图和AHDL语言结合的方法进行设计输入。对于时序电路，主要采用电路图输入的方法；对于地址译码等功能电路，采用AHDL语言描述；对于存储器、锁存器及移位寄存器等，尽量采用MAX+plus II中LPM（参数化模块库）提供的模块来实现。全部设计输入完成后，对设计进行编译、仿真。在波形仿真器内给定输入信号，检查输出的波形是否符合设计预期。反复多次进行修改，确认无误后可将设计结果下载到FPGA芯片。

FPGA芯片选用的是Altera公司的ACEX 1K系列[5]。该系列是Altera公司面向通信和消费类数字产品推出的低功耗、高密度的高性能FPGA集成电路，具有可与ASIC相比拟的价位。ACEX 1K系列器件内部采用基于LUT的架构，最大逻辑门数为10万门；可提供的片内存储器最大为49152比特；最小时延仅数纳秒，实际电路总时延在数十纳秒左右；能够满足一般HDLC的要求。ACEX 1K系列FPGA器件工作电压为2.5伏，I/O接口电压可选为2.5伏或3.3伏，配置芯片可选Altera公司的EPC1型。
设计出的具有多路HDLC功能的FPGA芯片已应用于船舶AIS（Automatic Identification System，自动识别系统）样机的无线数据通信链路中，成功实现了双向数据通信。

5 结束语

FPGA提供了一种取代ASIC芯片的选择，以上所述仅是用FPGA实现HDLC功能的一个简单介绍。在通信产品的设计中，如果原已使用了可编程逻辑芯片来实现某些功能的话，只要改用更大容量的FPGA芯片，就可以将类似于HDLC这样的功能都集成进去。如使用Altera 公司的Quartus II软件来进行同类设计，则功能更强大，更能支持"Top to Down"的设计方法，并且支持Cyclone等大规模FPGA芯片。此外，Xilinx公司新推出90纳米工艺的Spartan-3系列低成本FPGA芯片，也可作为取代ASIC的一种选择。显然，FPGA在通信技术中的应用十分值得重视，并正受到越来越多的关注。（2003.11）

参考文献

1 张德民. 数据通信，P.194. 北京：科学技术文献出版社，1997.8
2 ISO/IEC 3309: Information technology-Telecommunications and information exchange between systems-High-level data link control (HDLC) procedures-Frame structure, P.4. Switzerland: International Electrotechnical Commission, Jun 2002
3 Zarlink Semiconductor. MT8952B HDLC Protocol Controller, P.3-64. March 1997
4 Altera Corporation. MAX+plus II, Version 10.0, Sep 2000
5 Altera Corporation. ACEX 1K Programmable Logic Family Data Sheet, Altera Digital Library，Version 3，2001

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